DDR pin之TDQS

1)TDQS概述
 

Redundant data strobe (x8 devices only): TDQS is enabled/disabled via the LOAD

MODE command to the extended mode register (EMR). When TDQS is enabled, DM is

disabled and TDQS and TDQS# provide termination resistance; otherwise, TDQS# are

no function.

 

2)TDQS/TDQS#功能:

DDR3中,加入了TDQS/TDQS#的功能,其引脚与DM复用。通过MR1寄存器进行功能的选通(仅在x8的颗粒上使用;x4与x16的颗粒需要关闭该功能);

 

该功能简化了x4与x8-RDIMMs混合使用的存储器控制系统的设计。

x8的内存条中每8bits需要一对DQS;x4的内存条中每4bits需要一对DQS.

在x4与x8混合使用的系统中,DQS信号的负载不同,而该不同会产生SI问题。

需要注意的是:在DDR3中,TDQS/TDQS#仅提供端接的功能。

3)举例说明:

 

图示中可以看出,第二对DQS信号线在x8的devices上并没有使用。它被连接到x8devices的TDQS信号线上。

TDQS功能启用时,保证了数据选通信号线的负载均衡性,由于存在端接,并不会产生信号质量问题。

但x8devices的TDQS被关闭时,第二对DQS信号线便会有很长的stub,这对于高速信号来说将会是致命的。
 

参考文献:Micron-Technical Note DDR3 Termination Data Strobe (TDQS)

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DDR3 SDRAM的时序图,供学习调用DDR3使用。 目录 DDR3 SDRAM Specification 1. Functional Description ..................................................................................................................................................5 1.1 Simplified State Diagram ......................................................................................................................................... 5 1.2 Basic Functionality................................................................................................................................................... 6 1.3 RESET and Initialization Procedure ........................................................................................................................ 6 1.3.1. Power-up Initialization Sequence..................................................................................................................... 6 1.3.2. Reset Initialization with Stable Power .............................................................................................................. 7 1.4 Register Definition ................................................................................................................................................... 8 1.4.1. Programming the Mode Registers ................................................................................................................... 8 1.4.2. Mode Register MR0 ......................................................................................................................................... 9 1.4.2.1 Burst Length, Type and Order .................................................................................................................... 9 1.4.2.2 CAS Latency............................................................................................................................................... 10 1.4.2.3 Test Mode.................................................................................................................

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