DQS(Bidirectional data strobe,双向数据滤波【转】

DDR SDRAM全称为 Double Data Rate SDRAM ，中文名为“ 双倍数据流SDRAM ”。

DDR SDRAM在原有的SDRAM的基础上改进而来。也正因为如此，DDR能够凭借着转产成本优势来打败昔日的对手RDRAM，成为当今的主流。

由于SDRAM的结构与操作在上文已有详细阐述，所以本文只着重讲讲DDR的原理和DDR SDRAM相对于传统SDRAM（又称 SDR SDRAM ）的不同。

 

一、DDR的基本原理

有很多文章都在探讨DDR的原理，但似乎也不得要领，甚至还带出一些错误的观点。首先我们看看一张DDR正规的时序图。

从中可以发现它多了两个信号： CLK#与DQS。

CLK#与正常CLK时钟相位相反，形成 差分时钟信号 。而数据的传输在CLK与CLK#的交叉点进行，可见 在CLK的上升与下降沿（此时正好是CLK#的上升沿）都有数据被触发，从而实现DDR 。

在此，我们可以说通过差分信号达到了DDR的目的，甚至讲CLK#帮助了第二个数据的触发，但这只是对表面现象的简单描述，从严格的定义上讲并不能这么说。之所以能实现DDR，还要从其内部的改进说起。

这也是一颗128Mbit的内存芯片，标称规格也与前文的SDRAM一样为32×4bit。

从图中可以看出来，白色区域内与SDRAM的结构基本相同，但请注意灰色区域，这是与SDRAM的不同之处。

首先就是内部的L-Bank规格。 SDRAM中L-Bank存储单元的容量与芯片位宽相同 ，但 在DDR SDRAM中并不是这样，存储单元的容量是芯片位宽的一倍 ，所以在此不能再套用讲解SDRAM时 “芯片位宽=存储单元容量” 的公式了。也因此，真正的行、列地址数量也与同规格SDRAM不一样了。

以本芯片为例，在读取时，L-Bank在内部时钟信号的触发下一次传送8bit的数据给读取锁存器，再分成两路4bit数据传给复用器，由后者将它们合并为一路4bit数据流，然后由发送器在DQS的控制下在外部时钟上升与下降沿分两次传输4bit的数据给北桥。

这样，如果时钟频率为100MHz，那么在I/O端口处，由于是上下沿触发，那么就是传输频率就是200MHz。

现在大家基本明白DDR SDRAM的工作原理了吧，这种 内部存储单元容量（也可以称为芯片内部总线位宽）=2×芯片位宽（也可称为芯片I/O总线位宽） 的设计，就是所谓的 两位预取（2-bit Prefetch） ，有的公司则贴切的称之为 2-n Prefetch（n代表芯片位宽）。

二、DDR SDRAM与SDRAM的不同

DDR SDRAM与SDRAM的不同主要体现在以下几个方面。

DDR SDRAM与SDRAM的主要不同对比

 

 

 

 

DDR SDRAM与SDRAM一样，在开机时也要进行MRS ，不过由于操作功能的增多，DDR SDRAM在MRS之前还多了一 EMRS阶段（Extended Mode Register Set，扩展模式寄存器设置） ，这个扩展模式寄存器控制着 DLL的有效/禁止 、 输出驱动强度 、 QFC 有效/无效 等。

由于EMRS与MRS的操作方法与SDRAM的MRS大同小异，在此就不再列出具体的模式表了。下面我们就着重说说DDR SDRAM的新设计与新功能。

1、差分时钟

差分时钟（参见上文“DDR SDRAM读操作时序图”）是DDR的一个必要设计，但 CK#的作用，并不能理解为第二个触发时钟 （你可以在讲述DDR原理时简单地这么比喻），而是起到 触发时钟校准 的作用。

由于数据是在CK的上下沿触发，造成传输周期缩短了一半，因此必须要保证传输周期的稳定以确保数据的正确传输，这就要求CK的上下沿间距要有精确的控制。但因为 温度 、 电阻性能的改变 等原因，CK上下沿间距可能发生变化，此时与其反相的CK#就起到纠正的作用（ CK上升快下降慢，CK#则是上升慢下降快 ）。

而 由于上下沿触发的原因，也使CL=1.5和2.5成为可能 ，并容易实现。

2、数据选取脉冲（DQS）

DQS是DDR SDRAM中的重要功能，它的功能主要用来 在一个时钟周期内准确的区分出每个传输周期，并便于接收方准确接收数据。

每一颗芯片都有一个DQS信号线，它是双向的， 在写入时它用来传送由北桥发来的DQS信号，读取时，则由芯片生成DQS向北桥发送 。

完全可以说， 它就是数据的同步信号 。

在读取时，DQS与数据信号同时生成（也是在CK与CK#的交叉点） 。

而DDR内存中的CL也就是从CAS发出到DQS生成的间隔，数据真正出现在数据I/O总线上相对于DQS触发的时间间隔被称为 tAC 。注意，这与SDRAM中的tAC的不同。

实际上，DQS生成时，芯片内部的预取已经完毕了，tAC是指上文结构图中灰色部分的数据输出时间， 由于预取的原因，实际的数据传出可能会提前于DQS发生（数据提前于DQS传出） 。

由于是并行传输，DDR内存对tAC也有一定的要求，对于DDR266，tAC的允许范围是±0.75ns，对于DDR333，则是±0.7ns，有关它们的时序图示见前文，其中CL里包含了一段DQS的导入期。

前文已经说了DQS是了保证接收放的选择数据， DQS在读取时与数据同步传输 ，那么接收时也是以DQS的上下沿为准吗？不，如果以DQS的上下沿区分数据周期的危险很大。

由于芯片有预取的操作，所以输出时的同步很难控制，只能限制在一定的时间范围内 ，数据在各I/O端口的出现时间可能有快有慢，会与DQS有一定的间隔，这也就是为什么要有一个tAC规定的原因。

而 在接收方，一切必须保证同步接收，不能有tAC之类的偏差 。

这样在写入时，芯片不再自己生成DQS，而以发送方传来的DQS为基准，并相应延后一定的时间，在DQS的中部为数据周期的选取分割点（在读取时分割点就是上下沿），从这里分隔开两个传输周期。

这样做的好处是，由于 各数据信号都会有一个逻辑电平保持周期，即使发送时不同步，在DQS上下沿时都处于保持周期中 ，此时数据接收触发的准确性无疑是最高的。

 

3、写入延迟

在上面的DQS写入时序图中，可以发现写入延迟已经不是0了，在发出写入命令后， DQS 与 写入数据 要等一段时间才会送达。这个周期被称为 DQS相对于写入命令的延迟时间（tDQSS， WRITE Command to the first corresponding rising edge of DQS） 。

为什么要有这样的延迟设计呢？原因也在于 同步 ，毕竟一个时钟周期两次传送，需要很高的控制精度，它必须要等接收方做好充分的准备才行。

tDQSS是DDR内存写入操作的一个重要参数，太短的话恐怕接受有误，太长则会造成总线空闲。 tDQSS最短不能小于0.75个时钟周期，最长不能超过1.25个时钟周期 。

有人可能会说，如果这样，DQS不就与芯片内的时钟不同步了吗？对，正常情况下，tDQSS是一个时钟周期，但 写入时接受方的时钟只用来控制命令信号的同步，而数据的接受则完全依靠DQS进行同步，所以DQS与时钟不同步也无所谓 。

不过，tDQSS产生了一个不利影响： 读后写操作延迟的增加 ，如果CL=2.5，还要在tDQSS基础上加入半个时钟周期，因为 命令都要在CK的上升沿发出 。

转自 http://hi.baidu.com/haozhongtao/blog/item/69d2a77f8a3a453f0dd7dae0.html