FPGA设计模板分享(1)

[size=medium]FPGA工程师都知道，Verilog代码绝大部分都是always语句，结构基本上都是一致的，为了减少重复性的工作，让工程师专注于设计实现，明德扬精心制作了常用模板，只要你安装好明德扬提供的GVIM，就能使用这些模板了。

1.时序逻辑的模板
在GVIM输入“Shixu”并回车，如下图所示

[img]http://dl2.iteye.com/upload/attachment/0124/5443/279eb2d7-d4f3-3775-bd3d-e0b4700b9276.png[/img]

就能得到下面的时序逻辑的模板。

[img]http://dl2.iteye.com/upload/attachment/0124/5447/9281e0c8-9909-3e2b-bfae-a77bb4c1ba3f.png[/img]


2.输入“Shixu2”并回车

[img]http://dl2.iteye.com/upload/attachment/0124/5449/b01f21f5-ca65-3588-9718-10672f288022.png[/img]

就能得到带有2个if条件的时序逻辑代码。

[img]http://dl2.iteye.com/upload/attachment/0124/5451/3fc8b65a-d857-39f6-941f-a0351cd53463.png[/img]


3.输入“Shixu3”并回车

[img]http://dl2.iteye.com/upload/attachment/0124/5453/abac0034-fb85-31db-bf95-4a4c66ce201d.png[/img]

就能得到带有3个if条件的时序逻辑代码。

[img]http://dl2.iteye.com/upload/attachment/0124/5455/83a95aad-6b81-3876-8643-76756f79caff.png[/img]


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