FPGA设计模板分享（2）--verilog常用模板分享

最新推荐文章于 2023-03-31 22:29:51 发布
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文章标签： FPGA FPGA设计 verilog 明德扬
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FPGA工程师都知道，Verilog代码绝大部分都是always语句，结构基本上都是一致的，为了减少重复性的工作，让工程师专注于设计实现，明德扬精心制作了常用模板，只要你安装好明德扬提供的GVIM，就能使用这些模板了。

1.时序逻辑的模板
在GVIM输入“Module”并回车，如下图所示

[img]http://dl2.iteye.com/upload/attachment/0124/5464/0e4d18e0-4aad-320e-ab3d-7e85ee51c25d.png[/img]

就能得到下面的时序逻辑的模板。

[img]http://dl2.iteye.com/upload/attachment/0124/5466/b96a5415-e843-3709-91e2-f29768bc313e.png[/img]

模块的模板包括了输入输出信号列表、信号定义，组合逻辑和时序逻辑等，这是一个模块常用的组件。学员只需要理解各个部分的意义，按要求来填空就可以，完全没有必要去记住。我看很多学员刚开始学习时，花费大量的时间去记住、背熟模块，这是没有意义的。

2.输入“Reg”并回车。

[img]http://dl2.iteye.com/upload/attachment/0124/5468/3dfc3505-b878-3570-b38d-61194a578c19.png[/img]

就能得到单比特的reg信号定义

[img]http://dl2.iteye.com/upload/attachment/0124/5470/0e9cba15-9d7a-3dc1-a671-174c8453a2bd.png[/img]


3.输入“Reg2”并回车
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xuehua_12
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