并发编程之现代计算机理论模型与工作原理

现代计算机模型是基于-冯诺依曼计算机模型

冯诺依曼计算机模型

模型图

计算机在运行时，先从内存中取出第一条指令，通过控制器的译码，按指令的要求，从存储器中取出数据进行指定的运算和逻辑操作等加工，然后再按地址把结果送到内存中去。接下来，再取出第二条指令，在控制器的指挥下完成规定操作。依此进行下去，直至遇到停止指令。

程序与数据一样存储，按程序编排的顺序，一步一步地取出指令，自动地完成指令规定的操作，是计算机最基本的工作模型。这一原理最初是由美籍匈牙利数学家冯.诺依曼于1945年提出来的，故称为冯.诺依曼计算机模型。

五大核心组成部分

1. 控制器(Control)：是整个计算机的中枢神经，其功能是对程序规定的控制信息进行解释，根据其要求进行控制，调度程序、数据、地址，协调计算机各部分工作及内存与外设的访问等。
2. 运算器(Datapath)：运算器的功能是对数据进行各种算术运算和逻辑运算，即对数据进行加工处理。
3. 存储器(Memory)：存储器的功能是存储程序、数据和各种信号、命令等信息，并在需要时提供这些信息。
4. 输入(Input system)：输入设备与输出设备合称为外部设备，简称外设。输入设备的作用是将程序、原始数据、文字、字符、控制命令或现场采集的数据等信息输入到计算机。常见的输入设备有键盘、鼠标、光电输入机、磁带机、磁盘机、光盘机等。
5. 输出(Output system)：输出设备把外算机的中间结果或最后结果、机内的各种数据符号及文字或各种控制信号等信息输出出来。常用的输出设备有：显示终端CRT、打印机、激光印字机、绘图仪、磁带机、光盘机等。

现代计算机硬件结构

简化下：只关注 CPU、IO总线、内存。

CPU内部结构

CPU内部结构主要分为三个部分：

1. 控制单元：控制单元是整个CPU的指挥控制中心，由指令寄存器IR、指令译码器ID、操作控制器OC 等组成，对协调整个电脑有序工作极为重要。

它根据用户预先编好的程序，依次从存储器中取出各条指令，放在指令寄存器IR中，通过指令译码分析确定应该进行什么操作，然后通过操作控制器OC，按确定的时序，向相应的部件发出微操作控制信号。

2. 运算单元：运算单元是运算器的核心。可以执行算术运算（包括加减乘数等基本运算及其附加运算）和逻辑运算（包括移位、逻辑测试或两个值比较等）。

运算器接受控制单元的命令而进行动作，即运算单元所进行的全部操作都是由控制单元发出的控制信号来指挥的，所以它是执行部件。

3. 存储单元：存储单元包括CPU片内缓存(L1 L2 L3 Cache)和寄存器组，是CPU中暂时存放数据的地方，里面保存着那些等待处理的数据，或已经处理过的数据。

CPU寄存器

每个CPU都包含很多种类的寄存器，负责不同的操作。比如保存操作数和运算结果、存放下次将要执行的指令在代码段的偏移量等等。

寄存器是CPU内部的元件，寄存器拥有非常高的读写速度，所以在寄存器之间的数据传送非常快，远远大于在主存上执行的速度。采用寄存器，可以减少CPU访问内存的次数，从而提高了CPU的工作速度。

寄存器组可分为专用寄存器和通用寄存器。专用寄存器的作用是固定的，分别寄存相应的数据；而通用寄存器用途广泛并可由程序员规定其用途。

CPU缓存 (L1 L2 L3)

即高速缓冲存储器，是位于CPU与主内存间的一种容量较小但速度很高的存储器。

由于CPU的速度远高于主内存，CPU直接从内存中存取数据要等待一定时间，Cache中保存着CPU刚用过或循环使用的一部分数据，当CPU再次使用该部分数据时可从Cache中直接调用, 大大减少了CPU的等待时间，提高了系统的效率。

CPU缓存分为三层：一级Cache(L1 Cache) ，二级Cache(L2 Cache) ，三级Cache(L3 Cache)

速度比较：寄存器 > L1 > L2 > L3

多CPU

一个现代计算机通常由两个或者多个CPU。运行多个进程时，如果只有一个CPU的，就意味着要经常进行进程上下文切换，因为单CPU即便是多核的，也只是多个处理器核心，其他设备都是共用的，所以多个进程就必然要经常进行进程上下文切换，这个代价是很高的。

CPU多核

一个现代CPU除了处理器核心之外还包括寄存器、L1L2L3缓存这些存储设备、浮点运算单元、整数运算单元等一些辅助运算设备以及内部总线等。

一个多核的CPU也就是一个CPU上有多个处理器核心，这样有什么好处呢？比如说现在要在一台计算机上跑一个多线程的程序，而且需要一些共享一些存储变量。如果这台计算机都是单核CPU的话，就意味着这个程序的不同线程需要经常在CPU之间的外部总线上通信，同时还要处理不同CPU之间不同缓存导致数据不一致的问题。
在这种场景下单CPU多核的架构就能发挥很大的优势，通信都在内部总线，共用同一个缓存。

CPU读取存储器数据过程

1. CPU要取寄存器XX的值，只需要一步：直接读取。
2. CPU要取L1的某个值，需要1-3步（或者更多）：把cache行锁住，把某个数据拿来，解锁，如果没锁住就慢了。
3. CPU要取L2的某个值，先要到L1里取，L1当中不存在，在L2里，L2开始加锁，加锁以后，把L2里的数据复制到L1，再执行读L1的过程，上面的3步，再解锁。
4. CPU要取L3的数据也是一样，只不过先由L3复制到L2，从L2复制到L1，从L1到CPU。
5. CPU取内存则最复杂：通知内存控制器占用总线带宽，通知内存加锁，发起内存读请求，等待回应，回应数据保存到L3（如果没有就到L2），再从L3到L2到L1，再从L1到CPU，之后解除总线锁定。

多线程环境下存在的问题

1. 缓存一直性问题：在多处理器系统中，每个处理器都有自己的高速缓存，而它们又共享同一主内存。基于高速缓存的存储交互很好地解决了处理器与内存的速度矛盾，但是也引入了新的问题：缓存一致性问题(Cache Coherence)。

当多个处理器的运算任务都涉及同一块主内存区域时，将可能导致各自的缓存数据不一致的情况，如果真的发生这种情况，那同步回主内存时以谁的缓存数据为准呢？！

为了解决一致性的问题，需要各个处理器访问缓存时都遵循一些协议，在读写时要根据协议来进行操作，主要使用的协议是：MESI缓存一致性协议。

2. 指令重排序问题：为了使得处理器内部的运算单元能尽量被充分利用，处理器可能会对输入代码进行【乱序执行】优化，处理器会在计算之后将乱序执行的结果重组，保证该结果与顺序执行的结果是一致的，但并不保证程序中各个语句计算的先后顺序与输入代码中的顺序一致。因此，如果存在一个计算任务依赖另一个计算任务的中间结果，那么其顺序性并不能靠代码的先后顺序来保证。

与处理器的乱序执行优化类似，Java虚拟机的即时编译器中也有类似的【指令重排序】(Instruction Reorder)优化。