芯片使用日志 - ADC16071

Chorgy

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分类专栏：本科发布内容（较杂）文章标签：单片机嵌入式硬件

于 2022-01-19 22:00:58 首次发布

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芯片使用日志 - ADC16071

一、概述

16位差分ADC
delta - sigma 结构
64倍过采样
12.288MHz 采样率
输出频率 7kHz - 192kHz 可调

二、内部结构与外部引脚

在这里插入图片描述

供电与参考电压端口

$V_{REF^+}$ ， $V_{REF^-}$ ：内部差分参考电压输入端口，串接大小电容并联
$V_{MID}$ ：差分参考电压 $V_{A^+} / 2$ 输出端口，串接大小电容并联
$V_{IN^+}$ ， $V_{IN^-}$ ：差分电压输入端口
$V_{A^+}$ ：模拟供电，串接大小电容并联
$V_{M^+}$ ：调制器供电，串接大小电容并联入地
$V_{D^+}$ ：直流供电，串接大小电容并联入地

地

$A G N D$ ：模拟地，典型电路中的黑色实心三角
$D G N D$ ：数字地，典型电路中的三横杠
$M G N D$ ：调制器时钟地（ground pin for modulator’s clock），与模拟地分开，典型电路中的白色三角

信号与控制端口

$PD_n$ ：Power - Down 低功耗模式，低电平触发，供电电流从 100mA 降到 1.3mA
$S F M T$ ：Serial Format Pin，串行通信控制端口，与SDO、SCO、FSO有关
$T M 0$ ， $T M 1$ ：测试模式端口，接到数字地
$F S I$ ：Frame Sync Input，帧同步输入引脚，使ADC转换与外部时钟同步
$F S O$ ：Frame Sync Output，帧同步输出引脚
$C L K$ ：外部时钟源
$S C O$ ：Serial Clock Output，串行时钟输出端口
$S D O$ ：Serial Data Output，串行数据输出端口
$T S I$ ：Time Slot Input，允许双片ADC16071共用一条串行数据线
$D O E$ ：Data Output Enable，数据输出使能，控制SDO的输出缓冲区