初学Verilog语言（三）

三、高级知识点

1.结构语句

initial语句它在模块中只执行一次。它常用于测试文件（tb）的编写，用来产生仿真测试信号（激励信号），或者用于对存储器变量赋值。

//给输入信号初值
initial begin
    sys_clk           <=1'b0;
    sys_rst_n         <=1'b0;
    torch_key         <=1'b0;
    #20  sys_rst_n    <=1'b1;
    #10  torch_key    <=1'b1;
    #30  torch_key    <=1'b0;
    #110 torch_key    <=1'b1;
    #30  torch_key    <=1'b0;
end


//产生50Mhz的时钟，周期为20ns
always #10 sys_clk = ~sys_clk;

其中前三行赋值在开始时同时赋值，#20代表延时20个单位时间，之后的#10为在#20延时的基础上再延时10个单位时间，后面依次延时并改变赋值。

always语句一直在不断重复活动。但是只有和一定时间控制结合在一起时才有作用。

上面代码中always在每10个单位延时后将sys_clk取反，一直重复得到第一行仿真结果。

always的时间控制可以是沿触发，也可以是电平触发；可以是单个信号，也可以是多个信号，多个信号中间要用关键词or连接。

always语句后紧跟的过程块是否运行，要看它的触发条件是否满足。

//计数器对系统时钟计数，计时0.2s
always @（posedge sys_clk or negedge sys_res_n）begin
    if (!sys_rst_n)
        counter  <=24'd0;
    else if(counter < 24'd1000_0000)
        counter  <= counter + 1'b1;
    else 
        counter <=24'd0;
end

其中posedge为上升沿关键词，negedge为下降沿关键词。

沿触发的always块常常描述时序逻辑行为。

由关键词or连接的多个事件名或信号名组成的列表称为‘敏感列表’。

电平触发的always块常常描述的是组合逻辑行为。

always @(a or b or c or d or e or f or g or h or p or m)begin
    out1 = a ? (b + c):(d + e);
    out2 = f ? (g + h):(p + m);
end

其中敏感列表为（a b c d e f g h p m），对于out1的输出，如果a为1（高电平）则输出（b+c）的值，如果a为0（低电平）则输出（d+e）的值。

如果组合逻辑块语句的输入变量很多，那么编写敏感列表会很繁琐并且容易出错。

always @(*)begin
    out1 = a ? (b + c):(d + e);
    out2 = f ? (g + h):(p + m);
end

@（*）表示对后面语句块中的所有输入变量的变化都是敏感的。（推荐这种编写方式）

补充知识（数电）：

根据逻辑功能的不同特点，可以将数字电路分成两大类：组合逻辑电路和时序逻辑电路。

组合逻辑电路中，任意时刻的输出仅取决于该时刻的输入，与电路原来的状态无关。

时序逻辑电路中，任一时刻的输出不仅取决于当前时刻的输入信号，还取决于电路原来的状态。或者说还与以前的输入有关，因此时序逻辑必须具备记忆功能。

2.赋值语句

Verilog HDL语言中，信号有两种赋值方式：

（1）阻塞赋值（blocking）：如b=a；

（2）非阻塞赋值（Non_blocking）：如b<=a；

阻塞赋值可以认为只有一个步骤的操作：即计算RHS（右边表达式）并更新LHS（左边表达式）。

所谓阻塞的概念是指，在同一个always块中，后面的赋值语句是在前一句赋值语句结束后才开始赋值的。

非阻塞赋值的操作过程可以看作两个步骤：

（1）赋值开始时，计算RHS；（2）赋值结束时，更新LHS。

所谓非阻塞的概念是指，在计算非阻塞赋值的RHS以及更新LHS期间，允许其他的非阻塞赋值语句同时计算RHS和更新LHS。

非阻塞赋值只能用于对寄存器类型的变量进行赋值，因此只能用initial块和always块等过程快中。

注：

在描述组合逻辑的always块中用阻塞赋值=，综合成组合逻辑的电路结构；这种电路结构只与输入电平的变化有关系。

在描述时序逻辑的always块中用非阻塞赋值<=，综合成时序逻辑的电路结构；这种电路结构往往与触发沿有关系，只有在触发沿时才可能发生赋值的变化。

（在同一个always块中不要即用非阻塞赋值又用阻塞赋值；不允许在多个always块中对同一个变量进行赋值）

3.条件语句

if_else语句

（1）if(a > b)

                   out = data1;

  (2)   if(a > b)

                   out = data1;

         else   

                   out = data2;

  (3)   if(表达式1)

                  语句1；

         else if （表达式2）

                   语句2;

        else if （表达式3）

                   语句3；

        else

                  语句4；

条件语句必须在过程块中使用。过程块语句是指由initial和always语句引导的块语句。

if语句允许一定形式的简写，如：if（a）等同于if（a==1）；if（！a）等同于if（a！=1）。

if语句对表达式的值进行判断，若为0，x，z则按假处理；若为1，则按真处理。

if和else后面的操作语句可以用begin和end包含多个语句。

允许if语句的嵌套。

case语句

（1）分支表达式的值互不相同

（2）所有表达式的位宽必须相等；不能用‘bx来代替n’bx

（3）casez：比较时不考虑式中的高阻值（z）

（4）casex：不考虑高阻值z和不定值x