Cadance约束设置分析2

       接着上次的全志A20的约束进行分析，上次的约束分析是本人分析了10个PCB约束关系觉得

最能全面反映约束关系的一个范例。

       大部分都是将地址线与时钟线进行进行约束后即结束，对于时钟差分对到DDR等存储器件的

对应分叉线没有做长度匹配，常用解决方法是在实际布线过程中进行现场人为干预，这样做本质上

也没有什么问题，就是失去了cadance软件功能本质意义。

        cadance约束在长度匹配设置方面有以下几点技巧可总结：

        1. 在相对传输延时方面，使用match group组合pin pair对象时，对应的pin pairs栏为禁止设置。

即：pin pair对象的约束只能从match group对象上继承下来，如下图所示：

从上图可知，MGrp对象设置为all drivers/all receivers  GLOBAL 0mil:5mil,该设置被其包含的pin pair对象全部继承了。

      在relative propagation delay选项中，即使是net对象pin pairs栏也是禁止的，也就是说只能通过match group对象

才能对pin pairs进行设置。

        2 .相对等长还可以在 Min/Max Propagation delay中进行设置，此方法可不用设置pin pair对象对分叉线进行

仔细描述就可以约束各分叉线长度约束，但是需要在设计前就知道pin到pin长度，如下图所示：

 

如地址总线中的各成员，各net可以设置为all drivers/all receivers 最小长度和最大长度即可。

即：all drivers/all receivers可表示该总线上各发送端到接收端的长度均在此长度约束内，即等效于pin pair长度约束。

并且非总线的net对应的pin pairs栏目也可以进行设置约束，如下图：

此一点与相对传输延时中的pin pairs不能设置有着一定区别。

3.若在差分约束设置中没有设置约束，也可以直接在网络布线中进行约束，同样也可以达到相同效果。