多路复用时钟

最新推荐文章于 2021-03-30 22:00:55 发布

yfwyfwyfw

最新推荐文章于 2021-03-30 22:00:55 发布

阅读量2.1k

点赞数

分类专栏： FPGA 文章标签： FPGA-多路复用

本文链接：https://blog.csdn.net/yfwoqqWei/article/details/48295583

版权

时钟多路复用器在通信系统中用于适应不同数据速率要求，例如时钟切换以节约功耗。理想情况下，应使用FPGA内部的专用Clock MUX以减少切换冲击和抖动。设计时，确保时钟切换控制逻辑固定，切换后对电路复位，避免错误影响。频繁切换时，需采用同步设计防止毛刺。本文介绍了一个无毛刺的时钟多路复用器结构，并提供功能仿真波形图及参考代码链接。

摘要由CSDN通过智能技术生成

时钟多路器用于使同一个逻辑功能具有不同的时钟，比如在通信系统中，为了适应不同的数据速率要求，经常要进行时钟切换。有时为了节约功耗，也会把高速时钟切换到低速时钟，或者进行时钟休眠操作。下图是某一类型的时钟多路器：
clk_mux
虽然在时钟信号上引入多路逻辑会产生毛刺等问题，但是在不同的应用中，对多路时钟的要求区别很大。时钟切换的最佳途径是使用FPGA内部的专用Clock MUX，这些MUX的反应速度快，锁定时间短，切换瞬间带来的冲击和抖动小。如果器件内没有专用的Clock MUX，应尽量满足如下几点：

时钟切换控制逻辑在配置后将不再改变。
在时钟切换后，对所有相关电路复位，以保证寄存器等电路状态不会锁死或者进入死循环。
在时钟切换时产生的短暂错误没有负面影响。

如果设计中时钟切换很频繁，并且不在复位时切换，设计中也不能允许出现短暂的错误，就必须使用同步设计以确保寄存器没有违背时序，时钟信号上不会出现毛刺等问题。下图是一个无毛刺的时钟多路复用器：
clk muxlti
上图的结构适用于任意数量的时钟通道，而且在切换的过程中，可以容许极端的竞争冒险。
以下是时钟多路复用器功能仿真波形图，具体代码请参考下方参考代码链接，同时Altera也提供了对应的IP核，详情请参考