SoC 功耗

两种常见的功耗来源：动态和静态功耗

动态功耗

动态功耗（被认为是功耗的“有功”成分）在设备更改状态时被消耗，包括开关功率和短路功率。

• 短路功率：当两个互补晶体管随着开关状态的改变而短暂导通时，CMOS逻辑电路会消耗短路功率，在现代工艺技术中，这种功率可以忽略不计。
• 开关功率：逻辑电路和互连电路中电容器的充电和放电会随着电路的切换而消耗开关功率。晶体管密度和时钟频率的增加会在电路中产生更多的动态功耗。

动态功率的增加是一个问题，工程师过去通过使用时钟门控和频率缩放等技术来减少不必要的切换来控制它。最近，在操作过程中静态配置或动态更改的调节电源电压的先进技术变得越来越普遍。

静态功耗

静态功耗（或泄漏功率）通常被认为是“浪费”的稳态功率，它在设备处于稳态（不变）时消耗，而在较小的程度上也处于开关状态。

• 组成部分：静态功耗包括栅极泄漏和亚阈值泄漏。
• 影响：采用较小的工艺几何尺寸和较低的电源电压导致静态功耗呈指数增长。静态功耗一度被忽略不计，但如今已成为许多设计中的主要功耗来源。

通过设计降低功耗

设计人员可以使用多种设计技术来控制动态功耗和泄漏功耗，决定使用哪种组合需要做出复杂的设计选择，通常是在功耗降低与性能之间进行权衡。

传统技术

• 时钟门控：标准单元库通常提供时钟门控单元，以最大程度地减少时序电路中的活动和功耗。此外，存储器可设计为包括时钟门控，以最大程度地减少活动，以降低有源功耗。使用时钟门控时，处于不活动状态的设计部分会实时禁用时钟，以降低动态功耗。例子是手机上的相机，当不使用相机时，其逻辑可能不会被计时。尽管此技术能降低动态功率，但不会降低泄漏功率。

• 多阈值：增加晶体管的开关电压（阈值电压或Vt）将减少泄漏电流，但会以较慢的输出过渡为代价，这直接影响路径时序。较慢的路径时序可能意味着给定设计的整体性能变慢。由于设计人员必须在任何设计中同时考虑性能和功率，通常的做法是将具有不同电压阈值的晶体管混合使用，只有在要求更高性能的情况下，才使用具有低Vt且易漏晶体管的单元。这是用于减少总漏电流的最常用技术，它不会显著影响动态功率。

高级技术

• 多电压：多电压设计是一种技术，其中设计使用多个电源电压进行操作。像阈值电压一样，不同的电源电压也会影响功率和性能。电压越高，电路切换速度越快，但要付出额外的动态功率。在许多设计中，仅设计的某些离散部分需要高速运行，其他组件只能以较低速度运行。因此，有可能在这种设计中使用多个电源，其中不同的电压电平对应不同的性能需求，这将有助于降低总体功耗。由于电压是动态和泄漏功率的一个因素，因此使用较低的电压将减少两种功耗。

• 电源门控：电源门控，也称为“电源关闭”或“电源断开”，是一种涉及断开在设备正常运行期间在给定瞬间不需要的电路区域的电源的技术。与时钟门控相比，此技术对电源的影响更大，例如手机的相机，当不使用相机时，则不会为其供电。因此，动态和静态功率都减小了。但是这种方法带来了自身的复杂性，比时钟门控更复杂。例如，当电源关闭时，电路状态会丢失。为了解决这个问题，电路必须在关闭之前保存其状态，并在重新上电时恢复其状态，或者设计人员必须使用特殊的保持单元来保持电路中顺序元件的状态。此外，在设计中仅关闭部分电源时，需要将保持通电状态的模块与已断电的模块电气隔离，以避免损坏有效数据。

• 多电源：多电源是指为设计提供多个电源轨（电源），这些导轨以相同的电压工作。在其最基本的应用中，跨ASIC或SoC使用多个电源轨以确保高质量的电源分配。为了降低总功耗，可以根据特定操作模式是否需要相应的模块来单独打开和关闭每个供电轨。这种“电源门控”技术要求设计也要“多电源”。

• 动态电压缩放（DVS）：由于电压会影响整体性能，因此可以根据任何给定实例的活动来更改设计一部分的性能。例如，对于给定的电压，算术逻辑单元（ALU）可能需要5ns来计算乘数，而需要4ns来计算加法。如果在较高电压下可以将乘法性能提高到4ns，则工程师可以在较高电压下使用恒定的4ns时钟来运行设计。但这将消耗额外的功率。为了在满足4ns性能目标的同时优化最低功耗，设计人员可以动态改变电压，仅在必要时将电压提高。

• 动态电压频率缩放（DVFS）：动态电压频率缩放结合了电压缩放和频率缩放，这样可以实时优化性能，以满足确切的应用程序要求。在上面的ALU示例中，视频处理可能要求乘法在4ns内完成，增加电压允许达到4ns目标，但另一个应用程序（如电子邮件）可能不需要这种性能。在这种情况下，可以降低频率和电压，使乘法花费整整5ns的时间。

• 低Vdd待机：低Vdd待机是一种在必须保留状态和/或存储器值的情况下替代电源关闭的技术。在低Vdd待机状态下，该模块的电压降至最低可能值，以保持该模块内逻辑和存储单元的状态。这无需影子寄存器或片外存储即可保存状态。验证低Vdd待机状态需要模拟器了解电压值，因为备用电压是介于“0”和“1”之间的中间电压。

功耗技术的应用与设计挑战

不同的技术以不同方式针对功耗，其应用高度依赖于所实现的设计类型。例如，DVFS最适合用于吞吐量要求随应用程序而变化的设计，如手机。其他技术（如时钟门控和电源门控）分别在不使用单个模块时降低动态功耗和泄漏功耗。设计优化阶段应用其他技术，包括逻辑重组和调整大小以及多Vt，并在需要恒定吞吐量（即恒定运行频率）时最好使用。

随着工程师从简单的低功耗技术转向更先进的低功耗技术，复杂性水平也在增加。设计和验证任务都会受到影响，如果没有正确的工具，额外工作会影响设计进度，并增加引入设计错误的风险。使用传统的EDA工具无法验证许多可用技术。对低功耗技术不熟悉的设计人员可能会发现与电源有关的新型bug令人惊讶。

低功耗技术部署带来的常见问题

隔离单元

每当逻辑块（电源域）断电时，其输出就会浮空，这可能在接收浮动信号的仍然供电的门的输入端造成过多的短路功率。同样，浮动控制信号会在接收它们的其他模块中产生故障。采用隔离（ISO）单元可避免这些错误，既可以用于断电模块的输出，也可以用于保持上电模块的输入。隔离单元通常放置在电源域的输出处，因为这通常需要较少的ISO单元。设计和实施阶段，这些电池的正确插入和连接对于实现功能性硅至关重要，验证工具必须在功能仿真（RTL和门级）期间正确建模ISO单元。

电平移位器单元

电平移位器（LS）单元的输入电压与输出电压不同，使设计人员可以使用多个电压电平实现芯片。每当从一个电源域驱动的信号用作以不同电压工作的单独域的

输入时，都需要插入电平移位器。电平移位器通常放置在电源域的输入端，因为这样可以将电平移位器的数量减至最少。确保这些电平移位器在设计和实现阶段正确插入和连接，对于实现功能性硅至关重要，验证工具必须在功能仿真（RTL和门级）期间正确建模电平移位器单元。

保持单元

当模块断电时，需要保持该模块中顺序元件的状态，以便在重新上电时恢复该状态。保持单元（或保持触发器）可以保存状态，并在模块恢复供电时恢复状态。这对于实现某些低功耗技术，如电源门控，是必需的。

唤醒和睡眠序列

采用电源门控的设计必须包括用于安全关断和重新上电模块的控制信号和序列。例如，在模块断电之前，必须首先禁用所有相关信号和驱动器，以确保不会在模块重新上电时导致故障。必须小心管理模块之间的电源关系，以确保在模块断电和重新上电过程中不会出现不稳定状态。

时序收敛

低功耗技术的采用会影响时序收敛。时钟门控、多电压、多电源等技术的引入可能会导致额外的时序路径和电源管理逻辑，从而增加时序收敛的复杂性。设计人员必须确保在所有可能的电源和时钟配置下实现时序收敛。

功耗分析

设计人员必须在设计流程的每个阶段进行详细的功耗分析，以确保达到目标功耗预算。功耗分析工具应能够处理和模拟所有低功耗技术，并提供详细的功耗报告，以便设计人员能够识别和解决功耗热点。

低功耗技术的选择和实现

不同的低功耗技术各有优缺点，设计人员需要根据具体设计的需求、性能要求和功耗目标进行选择和实现。通常，设计人员会采用多种技术的组合，以优化功耗并在性能和功耗之间找到最佳平衡点。

基础技术

• 时钟门控：适用于大多数设计，易于实现，能够有效减少动态功耗。
• 多阈值：适用于所有设计，通过混合使用不同阈值电压的晶体管来减少泄漏功耗。

进阶技术

• 多电压：适用于需要不同性能等级的设计，通过使用多个电源电压来优化动态和泄漏功耗。
• 电源门控：适用于需要大幅减少泄漏功耗的设计，通过断电模块来减少动态和泄漏功耗。
• 动态电压缩放（DVS）：适用于需要动态调整性能和功耗的设计，通过动态更改电源电压来优化功耗。
• 动态电压频率缩放（DVFS）：适用于需要动态调整性能和功耗的设计，通过动态更改电源电压和频率来优化功耗。

低功耗设计的未来

随着技术的不断发展，低功耗设计将变得越来越复杂和多样化。新材料和器件技术的引入，如FinFET和纳米线晶体管，将进一步降低功耗并提高性能。同时，EDA工具也在不断发展，以支持新的低功耗技术和方法。

未来，低功耗设计将不仅限于传统的数字电路，还将扩展到模拟、射频和混合信号电路。此外，低功耗设计技术将在物联网（IoT）、可穿戴设备和边缘计算等新兴领域发挥关键作用。

在这些领域中，功耗优化不仅涉及电路和系统级别，还需要在整个设计生态系统中进行全面的功耗管理，包括软件和算法优化。这将推动低功耗设计技术的进一步发展和应用，使其成为未来电子产品的核心竞争力。

低功耗设计是一个不断演进和挑战的领域，设计人员需要不断学习和应用新技术，以应对日益增长的功耗需求并实现高性能和低功耗的设计目标。