AMBA APB4 slave 实例

最新推荐文章于 2023-08-19 23:04:15 发布
最新推荐文章于 2023-08-19 23:04:15 发布
阅读量2.8k 收藏 35
点赞数 7
分类专栏： SoC 文章标签： verilog
版权声明：本文为博主原创文章，遵循 CC 4.0 BY-SA 版权协议，转载请附上原文出处链接和本声明。
本文链接：https://blog.csdn.net/ygyglg/article/details/105767496
版权

整个slave 的框图如图所示，有三部分组成。

APB slave example包括以下功能：

  • 一个简单的APB slave接口。
  • 32位数据总线，与字节序无关。 请使用PSTRB信号对单个字节执行写操作。
  • 数据传输需要两个时钟周期。
  • 4个32bit的读写寄存器。
     

 

寄存器列表：

 

 

 

 

 

Abstract : APB example slave, support AMBA APB4.
 slave is always ready and response is always OKAY.

module  cmsdk_apb4_eg_slave #(
  // parameter for address width
  parameter ADDRWIDTH = 12)
 (
  // IO declaration
  input  wire                    PCLK,     // pclk
  input  wire                    PRESETn,  // reset

  // apb interface inputs
  input  wire                    PSEL,
  input  wire [ADDRWIDTH-1:0]    PADDR,
  input  wire                    PENABLE,
  input  wire                    PWRITE,
  input  wire [31:0]             PWDATA,
  input  wire [3:0]              PSTRB,

  input  wire [3:0]              ECOREVNUM, // Engineering-change-order revision bits

  // apb interface outputs
  output wire [31:0]             PRDATA,
  output wire                    PREADY,
  output wire                    PSLVERR);

//------------------------------------------------------------------------------
// internal wires
//------------------------------------------------------------------------------
  // Register module interface signals
  wire  [ADDRWIDTH-1:0]    reg_addr;
  wire                     reg_read_en;
  wire                     reg_write_en;
  wire  [3:0]              reg_byte_strobe;
  wire  [31:0]             reg_wdata;
  wire  [31:0]             reg_rdata;


//------------------------------------------------------------------------------
// module logic start
//------------------------------------------------------------------------------
 // Interface to convert APB signals to simple read and write controls
 cmsdk_apb4_eg_slave_interface
   #(.ADDRWIDTH (ADDRWIDTH))
   u_apb_eg_slave_interface(

  .pclk            (PCLK),     // pclk
  .presetn         (PRESETn),  // reset

  .psel            (PSEL),     // apb interface inputs
  .paddr           (PADDR),
  .penable         (PENABLE),
  .pwrite          (PWRITE),
  .pwdata          (PWDATA),
  .pstrb           (PSTRB),

  .prdata          (PRDATA),   // apb interface outputs
  .pready          (PREADY),
  .pslverr         (PSLVERR),

  // Register interface
  .addr            (reg_addr),
  .read_en         (reg_read_en),
  .write_en        (reg_write_en),
  .byte_strobe     (reg_byte_strobe),
  .wdata           (reg_wdata),
  .rdata           (reg_rdata)

  );

 // Example hardware register block
 cmsdk_apb4_eg_slave_reg
   #(.ADDRWIDTH (ADDRWIDTH))
   u_apb_eg_slave_reg (
  .pclk            (PCLK),
  .presetn         (PRESETn),

   // Register interface
  .addr            (reg_addr),
  .read_en         (reg_read_en),
  .write_en        (reg_write_en),
  .byte_strobe     (reg_byte_strobe),
  .wdata           (reg_wdata),
  .ecorevnum       (ECOREVNUM),
  .rdata           (reg_rdata)
  );
endmodule

Abstract : AMBA APB4 example slave interface module. Transfer APB BUS protocol to
//            simple register read write protocol

module cmsdk_apb4_eg_slave_interface #(
  // parameter for address width
  parameter ADDRWIDTH = 12)
 (
  // IO declaration

  input  wire                    pclk,     // pclk
  input  wire                    presetn,  // reset

  // apb interface inputs
  input  wire                    psel,
  input  wire [ADDRWIDTH-1:0]    paddr,
  input  wire                    penable,
  input  wire                    pwrite,
  input  wire [31:0]             pwdata,
  input  wire [3:0]              pstrb,

  // apb interface outputs
  output wire [31:0]             prdata,
  output wire                    pready,
  output wire                    pslverr,

  //Register interface
  output wire [ADDRWIDTH-1:0]    addr,
  output wire                    read_en,
  output wire                    write_en,
  output wire [3:0]              byte_strobe,
  output wire [31:0]             wdata,
  input  wire [31:0]             rdata);


 //--------------------------
  // ----------------------------------------------------
 // module logic start
 //------------------------------------------------------------------------------

// APB interface
assign   pready  = 1'b1; //always ready. Can be customized to support waitstate if required.
assign   pslverr = 1'b0; //always OKAY. Can be customized to support error response if required.


// register read and write signal
assign  addr = paddr;
assign  read_en  = psel & (~pwrite); // assert for whole apb read transfer
assign  write_en = psel & (~penable) & pwrite; // assert for 1st cycle of write transfer
        // It is also possible to change the design to perform the write in the 2nd
        // APB cycle.   E.g.
        //   assign write_en = psel & penable & pwrite;
        // However, if the design generate waitstate, this expression will result
        // in write_en being asserted for multiple cycles.
assign  byte_strobe = pstrb;
assign  wdata       = pwdata;
assign  prdata      = rdata;


endmodule

Abstract : APB example slave register module.
//            Support AMBA APB4
//            This is an example slave with four 32-bit registers, provides write
//            and read operation. The Data and address valid at the same clock
//            cycle. Byte strobe signal is supported.

module cmsdk_apb4_eg_slave_reg #(
  // parameter for address width
  parameter   ADDRWIDTH = 12)
 (
  input  wire                   pclk,       // clock
  input  wire                   presetn,    // reset

  // Register interface
  input  wire [ADDRWIDTH-1:0]   addr,
  input  wire                   read_en,
  input  wire                   write_en,
  input  wire [3:0]             byte_strobe,
  input  wire [31:0]            wdata,
  input  wire [3:0]             ecorevnum,
  output reg  [31:0]            rdata);

  // Local ID parameters, APB4 example slave has part number of 819
localparam  ARM_CMSDK_APB4_EG_SLAVE_PID4 = 32'h00000004; // 0xFD0 : PID 4
localparam  ARM_CMSDK_APB4_EG_SLAVE_PID5 = 32'h00000000; // 0xFD4 : PID 5
localparam  ARM_CMSDK_APB4_EG_SLAVE_PID6 = 32'h00000000; // 0xFD8 : PID 6
localparam  ARM_CMSDK_APB4_EG_SLAVE_PID7 = 32'h00000000; // 0xFDC : PID 7
localparam  ARM_CMSDK_APB4_EG_SLAVE_PID0 = 32'h00000019; // 0xFE0 : PID 0 APB4 Example slave part number[7:0]
localparam  ARM_CMSDK_APB4_EG_SLAVE_PID1 = 32'h000000B8; // 0xFE4 : PID 1 [7:4] jep106_id_3_0. [3:0] part number [11:8]
localparam  ARM_CMSDK_APB4_EG_SLAVE_PID2 = 32'h0000001B; // 0xFE8 : PID 2 [7:4] revision, [3] jedec_used. [2:0] jep106_id_6_4
localparam  ARM_CMSDK_APB4_EG_SLAVE_PID3 = 32'h00000000; // 0xFEC : PID 3
localparam  ARM_CMSDK_APB4_EG_SLAVE_CID0 = 32'h0000000D; // 0xFF0 : CID 0
localparam  ARM_CMSDK_APB4_EG_SLAVE_CID1 = 32'h000000F0; // 0xFF4 : CID 1 PrimeCell class
localparam  ARM_CMSDK_APB4_EG_SLAVE_CID2 = 32'h00000005; // 0xFF8 : CID 2
localparam  ARM_CMSDK_APB4_EG_SLAVE_CID3 = 32'h000000B1; // 0xFFC : CID 3
         // Note : Customer changing the design should modify
         // - jep106 value (www.jedec.org)
         // - part number (customer define)
         // - Optional revision and modification number (e.g. rXpY)


 //------------------------------------------------------------------------------
 // internal signals
 //------------------------------------------------------------------------------

  reg    [31:0]            data0;
  reg    [31:0]            data1;
  reg    [31:0]            data2;
  reg    [31:0]            data3;
  wire   [3:0]             wr_sel;

 //------------------------------------------------------------------------------
 // module logic start
 //------------------------------------------------------------------------------
  // Address decoding for write operations
  assign wr_sel[0] = ((addr[(ADDRWIDTH-1):2]==10'b0000000000)&(write_en)) ? 1'b1: 1'b0;
  assign wr_sel[1] = ((addr[(ADDRWIDTH-1):2]==10'b0000000001)&(write_en)) ? 1'b1: 1'b0;
  assign wr_sel[2] = ((addr[(ADDRWIDTH-1):2]==10'b0000000010)&(write_en)) ? 1'b1: 1'b0;
  assign wr_sel[3] = ((addr[(ADDRWIDTH-1):2]==10'b0000000011)&(write_en)) ? 1'b1: 1'b0;


 // register write, byte enable


 // Data register: data0
  always @(posedge pclk or negedge presetn)
    begin
    if (~presetn)
      begin
        data0 <= {32{1'b0}}; // Reset data 0 to 0x00000000
      end
    else if (wr_sel[0])
      begin
        if (byte_strobe[0])
           data0[ 7: 0] <= wdata[ 7: 0];
        if (byte_strobe[1])
           data0[15: 8] <= wdata[15: 8];
        if (byte_strobe[2])
           data0[23:16] <= wdata[23:16];
        if (byte_strobe[3])
           data0[31:24] <= wdata[31:24];
      end
    end


 // Data register: data1
  always @(posedge pclk or negedge presetn)
    begin
    if (~presetn)
      begin
        data1 <= {32{1'b0}}; // Reset data 1 to 0x00000000
      end
    else if (wr_sel[1])
      begin
        if (byte_strobe[0])
           data1[ 7: 0] <= wdata[7:0];
        if (byte_strobe[1])
           data1[15: 8] <= wdata[15:8];
        if (byte_strobe[2])
           data1[23:16] <= wdata[23:16];
        if (byte_strobe[3])
           data1[31:24] <= wdata[31:24];
      end
    end


  // Data register: data2
  always @(posedge pclk or negedge presetn)
    begin
    if (~presetn)
      begin
        data2 <= {32{1'b0}}; // Reset data 2 to 0x00000000
      end
    else if (wr_sel[2])
      begin
        if (byte_strobe[0])
           data2[ 7: 0] <= wdata[ 7: 0];
        if (byte_strobe[1])
           data2[15: 8] <= wdata[15: 8];
        if (byte_strobe[2])
           data2[23:16] <= wdata[23:16];
        if (byte_strobe[3])
           data2[31:24] <= wdata[31:24];
      end
    end


  // Data register: data3
  always @(posedge pclk or negedge presetn)
    begin
    if (~presetn)
      begin
        data3 <= {32{1'b0}}; // Reset data 3 to 0x00000000
      end
    else if (wr_sel[3])
      begin
        if (byte_strobe[0])
           data3[ 7: 0] <= wdata[ 7: 0];
        if (byte_strobe[1])
           data3[15: 8] <= wdata[15: 8];
        if (byte_strobe[2])
           data3[23:16] <= wdata[23:16];
        if (byte_strobe[3])
           data3[31:24] <= wdata[31:24];
      end
    end


 // register read

always @ (read_en or addr or data0 or data1 or data2 or data3 or ecorevnum)
 begin
   case (read_en)
     1'b1:
     begin
       if (addr[11:4] == 8'h00) begin
         case(addr[3:2])
           2'b00: rdata =  data0;
           2'b01: rdata =  data1;
           2'b10: rdata =  data2;
           2'b11: rdata =  data3;
           default: rdata = {32{1'bx}};
         endcase
       end
       else if (addr[11:6] == 6'h3F) begin
         case(addr[5:2])
          // Peripheral IDs and Component IDs.
          // AHB example slave has part number of 818
         4'b0100: rdata = ARM_CMSDK_APB4_EG_SLAVE_PID4; // 0xFD0 : PID 4
         4'b0101: rdata = ARM_CMSDK_APB4_EG_SLAVE_PID5; // 0xFD4 : PID 5
         4'b0110: rdata = ARM_CMSDK_APB4_EG_SLAVE_PID6; // 0xFD8 : PID 6
         4'b0111: rdata = ARM_CMSDK_APB4_EG_SLAVE_PID7; // 0xFDC : PID 7
         4'b1000: rdata = ARM_CMSDK_APB4_EG_SLAVE_PID0; // 0xFE0 : PID 0 APB Example slave part number[7:0]
         4'b1001: rdata = ARM_CMSDK_APB4_EG_SLAVE_PID1; // 0xFE4 : PID 1 [7:4] jep106_id_3_0. [3:0] part number [11:8]
         4'b1010: rdata = ARM_CMSDK_APB4_EG_SLAVE_PID2; // 0xFE8 : PID 2 [7:4] revision, [3] jedec_used. [2:0] jep106_id_6_4
         4'b1011: rdata ={ARM_CMSDK_APB4_EG_SLAVE_PID3[31:8], ecorevnum[3:0], 4'h0};
                                         // 0xFEC : PID 3 [7:4] ECO rev number, [3:0] modification number
         4'b1100: rdata = ARM_CMSDK_APB4_EG_SLAVE_CID0; // 0xFF0 : CID 0
         4'b1101: rdata = ARM_CMSDK_APB4_EG_SLAVE_CID1; // 0xFF4 : CID 1 PrimeCell class
         4'b1110: rdata = ARM_CMSDK_APB4_EG_SLAVE_CID2; // 0xFF8 : CID 2
         4'b1111: rdata = ARM_CMSDK_APB4_EG_SLAVE_CID3; // 0xFFC : CID 3
         // Note : Customer changing the design should modify
         // - jep106 value (www.jedec.org)
         // - part number (customer define)
         // - Optional revision and modification number (e.g. rXpY)
         4'b0000, 4'b0001,4'b0010,4'b0011: rdata = {32'h00000000}; // default
         default: rdata =  {32{1'bx}};  // x propagation
         endcase
       end
       else begin
         rdata = {32'h00000000}; // default
       end
   end
   1'b0:
     begin
       rdata =  {32{1'b0}};
     end
   default:
     begin
       rdata =  {32{1'bx}};
     end
   endcase
 end


 //------------------------------------------------------------------------------
 // module logic end
 //------------------------------------------------------------------------------



 endmodule

 

初夏的雪花
关注
  • 7
    点赞
  • 踩
  • 35
    收藏
    觉得还不错? 一键收藏
  • 1
    评论
专栏目录
JEDEC JEP 106 Standard Manufacturers Identification Code
08-29
Standard Manufacturer’s Identification Code .JEP106AZ (Revision of JEP106AY, February 2019)
APB_slave.zip_Apb_apb slave_apb slave verilog_apb verilog_verilo
07-14
APB slave template for AMBA bus written in Verilog
关于IEC61850的ICD文件
05-12
1,3,9999,33 33 00 00 00 01 00 01 00 01 255.255.255.0 192.168.8.233
AMBA_APB_2.0 Spec PDF
01-20
AMBA_APB_2.0 Spec PDF
AMBA: APB总线协议参考文档
最新发布
08-21
AMBA: APB总线协议参考文档
APB slave 设计及介绍
weixin_45230720的博客
08-19 502
参考ARM公司的例子得到的，链接如下，APB3.0例子APB4.0例子一个简单的APB从接口。32位数据总线，端独立。对于APB3从机示例，数据处理仅为32位。对于APB4从机示例，使用PSTRB信号对单个字节执行写操作。数据传输需要两个时钟周期。4个32位RW寄存器该模块是一个,上面APB相关的信号都介绍过，这里不再重复介绍，其中的ECOREVNUM的意思是ECO revision number，如果没有用到ARM的ECO的话，将该信号固定为全0即可。右边这个slave_reg实际上就对应。
APB协议介绍/为什么同时需要PSEL和PENABLE？
cy413026的博客
10-15 6689
1.APB的状态机 1.每次进入setup状态只会维持一个cyc，无条件跳转到ACCESS状态。也就是说PSEL==1 && PENABLE==0的状态不会持续超过一个cyc。 2.在SETUP进入ACCESS过程中PADDR，PWRITE，PSELx和PWDATA信号必须保持稳定。 3.如果ACCESS状态中PREADY有效，即完成一次transfer之后没有继续tra...
APB timer
chaihanlin的博客
02-25 2571
APB定时器cmsdk_apb_timer.v是一个32位的下行计数器，具有以下特性: 当计数器达到0时，你可以生成一个中断请求信号TIMERINT。中断请求被保持，直到它被写入INTCLEAR寄存器。 你可以使用外部输入信号的0到1转换，EXTIN，作为定时器启用 如果APB定时器计数达到0，同时软件清除之前的一个中断状态，则中断状态设置为1 外部时钟EXTIN必须慢于外部时钟的一半，因为它由双触发器采样，然后在外部输入作为时钟时通过边缘检测逻辑。参见4-6页的程序员模型。 一个单独的时钟引脚，PCLK
APB总线学习汇总
热门推荐
TroubleMaker
10-29 1万+
APB简介 APB(Advanced Peripheral Bus)，外围总线。APB属于AMBA 3 协议系列，它提供了一个低功耗的接口， 并降低了接口的复杂性。 APB接口用在低带宽和不需要高性能总线的外围设备上。 APB是非流水线结构，所有的信号仅与时钟上升沿相关，这样就可以简化APB外围设备的设计流程，每个传输至少耗用两个周期。APB可以与AMBA高级高性能总线(AHB-Lite) 和A...
JTAG调试结构
Leo ICer的博客
08-18 2326
JTAG调试工具：在调试时需要用到一个工具，比如JLink或者CMSIS-DAP，对于这个工具，在这里称为JTAG主机(JTAG host)，而嵌入在芯片内部的JTAG称为JTAG从机(JTAG slave)，需要注意的是上面这些信号的输入输出方向是对于JTAG从机来说的。下文中如无特别说明，JTAG都是指JTAG从机。JTAG内部有一个IR(instruction register)寄存器和多个DR(data register)寄存器，IR寄存器决定要访问的是哪一个DR寄存器。...
AMBA 4 APB Protocol Specification.pdf.gz_AMBA_AMBA APB protocol_
07-14
AMBA 4 APB Specification
JEP106AK(Standard Manufacturer’s Identification Code)
07-17
Standard Manufacturer’s Identification Code 最新标准厂商ID，2013.3，送给需要的人。
有关amba apb相关的资源
09-28
有关amba apb相关的资源
cmsdk_apb_uart_SOC_uart_apbverilog_APBuart_armverilog_
09-30
关于uart verilog语言，采用arm架构的m3，可以直接应用于soc
用python实现自动化翻译
to_perfect的博客
06-16 8573
“爬Google翻译还是需要点技巧的“ 引言 在做全球应用中，处理每个国家的翻译是必不可少的，也是最棘手的问题。为了保证翻译是正确的，这里需要借用Google翻译的接口，为此，特意写了一个python脚本来对接google翻译 _。 声明：严禁将代码用于商业用途 1、GoogleTranslate代码(入口代码) 注意：如果返回code不为200，请更新cookies #!/usr/bin/p...
AMBA协议（二） APB协议
weixin_56631451的博客
03-29 748
浅谈对APB协议的理解
（数字ic验证）从零开始的apb_watchdog验证模块搭建（一、功能介绍与环境搭建）
peop1e的博客
05-06 8011
apb_watchdog验证模块搭建（一）文章目录 文章目录apb_watchdog验证模块搭建（一）文章目录前言一、apb_watchdog简单功能介绍二、测试平台环境搭建1.测试所用模板介绍2.tb与interface2.env与watchdog_pkg3.test与base_sequence4.Makefile总结——当前验证结构 前言 本文介绍了apb_watchdog验证模块的搭建过程与其具体代码，主要包括其中验证环境的构建，测试序列的发送与回归测试收集。主要运用systemvorilog与u
使用DesignStart eval搭建SoC（1）——Cortex-M0在顶层文件的配置
luilui233的博客
09-25 2113
使用DesignStart eval搭建SoC（1）-——Cortex-M0在顶层文件的配置写在前面DesignStart eval介绍ARM缩略语Cortex-M0 核在顶层文件的配置时钟与复位信号调试信号AHB总线信号中断最近学习的一些感想 写在前面 这个系列用来记录使用DesignStart计划搭建Soc的过程，希望不管多困难都能成功吧，加油(ง •_•)ง以下内容都是各路搜刮来的，如果有侵权私聊我马上删，内容也希望大家多多批评指正。 DesignStart eval介绍 ARM通过DesignSta
【APB协议详解】
filthyfrank的博客
02-23 1994
APB协议详解
AMBA APB2APB异步桥的Verilog逻辑设计
07-25
根据引用\[1\]，AMBA APB2APB异步桥的Verilog逻辑设计是一种用于连接AMBA 2 APB和AMBA 3 APB的桥接器。它的设计可以参考Verilog实战中的AMBA AHB接口设计（附源码RTL/TB）和AMBA AXI接口设计（附源码RTL/TB）。 根据引用\[2\]，APB2是AMBA 2 APB的一种变体，而APB3是AMBA 3 APB的一种变体。它们之间的区别在于信号的数量和功能。APB2比APB3少两个信号，而APB3比APB2多两个信号。 根据引用\[3\]，APB是一种高级外设总线，用于连接低带宽的周边外设，如UART、IIC等。APB的特点是低带宽、高性能、非流水作业和控制逻辑简单。APB桥是APB总线上唯一的主模块，用于连接不同版本的APB总线。 因此，AMBA APB2APB异步桥的Verilog逻辑设计可以参考AMBA AHB接口设计和AMBA AXI接口设计，并根据APB2和APB3之间的差异进行相应的调整。 #### 引用[.reference_title] - *1* *2* *3* [05【Verilog实战】AMBA 3 APB接口设计（附源码RTL/TB）](https://blog.csdn.net/qq_43244515/article/details/124968189)[target="_blank" data-report-click={"spm":"1018.2226.3001.9630","extra":{"utm_source":"vip_chatgpt_common_search_pc_result","utm_medium":"distribute.pc_search_result.none-task-cask-2~all~insert_cask~default-1-null.142^v91^insertT0,239^v3^insert_chatgpt"}} ] [.reference_item] [ .reference_list ]

“相关推荐”对你有帮助么？

  • 非常没帮助
  • 没帮助
  • 一般
  • 有帮助
  • 非常有帮助
提交
评论 1
添加红包

请填写红包祝福语或标题

个

红包个数最小为10个

元

红包金额最低5元

当前余额3.43元 前往充值 >
需支付：10.00元
成就一亿技术人!
领取后你会自动成为博主和红包主的粉丝 规则
hope_wisdom
发出的红包
实付元
使用余额支付
点击重新获取
扫码支付
钱包余额 0

抵扣说明：

1.余额是钱包充值的虚拟货币，按照1:1的比例进行支付金额的抵扣。
2.余额无法直接购买下载，可以购买VIP、付费专栏及课程。

余额充值