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ARM Cortex-M处理器中的SysTick定时器简介
SysTick Calibration Register(STK_CALIB)是ARM Cortex-M处理器中系统定时器(SysTick)的一个组成部分,它提供了关于SysTick定时器校准属性的信息6910。SysTick定时器的工作原理是,当计数器从设置的重装值开始递减至0时,会产生一个中断请求,并自动重新加载重装值开始下一个周期的计数。:SysTick是ARM Cortex-M处理器的一部分,不需要额外的硬件支持,这使得它在所有基于Cortex-M的微控制器中都可用。:指示校准值是否准确。原创 2024-04-16 23:38:14 · 563 阅读 · 0 评论 -
集成电路中的时钟来源有哪些? 晶体振荡器和RC震荡器有什么区别?
晶体振荡器通常提供高精度和高稳定性的时钟信号,但成本相对较高,并且可能需要外部电容来启动和维持振荡。:晶体振荡器由于利用石英晶体的物理特性,能够提供非常稳定的振荡频率,适用于对时钟精度要求较高的应用。这种振荡器的成本低,但频率稳定性和精度不如晶体振荡器,且容易受到温度和湿度变化的影响。:晶体振荡器可以覆盖从几赫兹到几百兆赫兹的频率范围,而RC振荡器通常用于较低频率的应用,一般用于产生1Hz到1MHz的信号。:DLL用于同步数据传输,通过调整时钟信号的延迟来匹配数据信号的时钟周期,常用于高速串行通信接口。原创 2024-04-16 23:35:11 · 329 阅读 · 0 评论 -
Q-Channel和P-Channel简介
Q-Channel和P-Channel是AMBA(Advanced Microcontroller Bus Architecture)规范中定义的两种低功耗接口,它们被设计用于实现不同的电源管理策略和场景。这两种接口的标准化设计允许它们在多种不同的系统级芯片(SoC)设计中得到广泛应用,提供了一种灵活且一致的方式来管理芯片的功耗。通过这种标准化设计,Q-Channel和P-Channel为SoC设计者提供了一套通用的、可预测的接口,以便在不同的应用和需求中实现有效的电源管理。原创 2024-04-16 14:24:39 · 337 阅读 · 0 评论 -
SoC的启动流程 和MCU的启动流程 有什么区别?
SoC(System on Chip)和MCU(Microcontroller Unit)的启动流程在很多方面是相似的,因为它们都涉及到硬件的初始化和软件的加载。总的来说,SoC的启动流程更加复杂,涉及更多的硬件组件和软件层次结构,而MCU的启动流程则相对简单,主要关注基本的硬件初始化和程序执行。这些区别反映了SoC和MCU在应用场景、性能要求和功能复杂性方面的差异。原创 2024-04-16 00:18:40 · 335 阅读 · 0 评论 -
MCU的启动流程
微控制器单元(MCU)的启动流程是一系列精心设计的步骤,旨在确保设备从上电状态顺利过渡到正常运行状态。原创 2024-04-16 00:14:47 · 476 阅读 · 0 评论 -
看门狗定时器(Watchdog Timer)简介
在SoC(System on Chip)设计中,看门狗定时器(Watchdog Timer)是一种安全特性,用于监控系统或微控制器的运行状态,确保系统在出现软件故障或异常情况时能够自动恢复到已知的安全状态。看门狗定时器通常用于嵌入式系统和实时操作系统中,以防止系统因为程序卡死或死循环而变得无响应。原创 2024-04-16 00:11:29 · 367 阅读 · 0 评论 -
WIC (唤醒中断控制器)简介
3. **中断屏蔽信息的保存**:在处理器进入低功耗模式前,WIC会接收并保存来自NVIC(嵌套向量中断控制器)的中断屏蔽信息。当WIC从低功耗模式中唤醒系统后,系统时钟恢复,NVIC随后接管中断事件的响应过程,启动中断服务程序处理相应的中断事件。2. **处理器唤醒**:WIC能够在检测到有效的中断信号时,通过通知电源管理单元(PMU)来唤醒处理器,使处理器从低功耗状态恢复到正常工作状态。5. **硬件实现**:WIC的功能通常是通过硬件实现的,它不需要可编程寄存器,甚至可以在处理器休眠时不需要时钟。原创 2024-04-16 00:04:38 · 210 阅读 · 0 评论 -
ARM的TrustZone技术
ARM的TrustZone技术是一种系统范围的安全解决方案,旨在为高性能计算平台上的各种应用提供保护,如安全支付、数字版权管理、企业服务和基于Web的服务。其核心原理是通过硬件级别的隔离和保护来增强系统的安全性。原创 2024-04-15 00:15:43 · 469 阅读 · 0 评论 -
TCM(Tightly Coupled Memory)紧密耦合存储器简介
TCM的使用可以通过特定的寄存器进行配置,例如,可以通过CP15寄存器来控制TCM的使能状态和大小等参数。TCM的特点是它与处理器内核紧密耦合,因此访问TCM中的存储器通常比访问普通RAM或缓存中的存储器要快。需要注意的是,TCM的配置需要确保各个TCM块之间不相交,否则可能会导致不可预测的后果。总的来说,TCM在ARM Cortex处理器中是一种特殊的存储器,它提供了低延迟和高带宽的访问性能,适用于对性能要求较高的应用场景。原创 2024-04-14 23:52:25 · 415 阅读 · 0 评论 -
Cortex-M3/M4处理器的bit-band(位带)技术
ARM Cortex-M3/M4的位带(Bit-Band)技术是一种内存映射技术,它允许对单个位进行直接操作,而不需要对整个字(通常是32位)进行操作。这项技术主要用于对特定的位进行高效的读写,特别是在需要对GPIO或其他单个位进行操作的场景中非常有用。原创 2024-04-14 23:39:55 · 938 阅读 · 0 评论 -
高通的RPM 系统简介
Resource Power Manager(RPM)是高通MSM平台上的一个关键组件,它是一个独立的ARM核心,负责管理和控制整个系统的电源相关的共享资源,如LDO(低压差线性稳压器)、时钟(clocks)等。例如,应用处理器子系统(APSS)可以通过发送消息给RPM来请求特定的电源状态或时钟频率,RPM会根据当前的系统状态和电源策略来响应这些请求。总的来说,RPM是高通SoC中一个非常重要的组件,它通过精确地控制和管理电源资源,来优化设备的性能和功耗,从而提高电池寿命和用户体验。原创 2024-04-11 18:51:47 · 185 阅读 · 0 评论 -
CPU、GPU、NPU、VPU和DPU 简介
在SoC(System on Chip)设计中,NPU、GPU、CPU、VPU和DPU是不同类型的处理器单元,它们各自针对不同的计算任务和应用场景进行了优化。下面详细介绍每一种处理器单元的特点、区别以及用途。原创 2024-04-09 15:57:13 · 923 阅读 · 0 评论 -
mcu 芯片的启动过程
MCU(微控制器单元)的启动过程,也称为引导或启动序列,是微控制器从上电状态到开始执行用户程序的过程。原创 2024-04-09 15:43:54 · 314 阅读 · 0 评论 -
ARM CoreLink 系列的互连产品包括哪些?
这些互连产品通过提供高性能、高效率和高可靠性的连接解决方案,使得SoC设计能够满足从移动设备到企业级应用的不同需求。它们支持多种处理器架构,包括ARMv8-A和ARMv9,以及与各种内存技术和加速器的兼容性,确保了广泛的应用范围和高度的可扩展性。ARM CoreLink 系列的互连产品包括多种不同的技术,旨在为系统级芯片(SoC)提供高性能、高效率和高可靠性的互连解决方案。原创 2024-04-09 10:00:50 · 288 阅读 · 0 评论 -
arm 的CCI/CCN/CMN都是支持缓存一致性的, 有什么区别?
ARM的CCI(Cache Coherent Interconnect)、CCN(Cache Coherent Network)和CMN(Coherent Mesh Network)是三种不同的片上网络互连技术,它们都旨在提供缓存一致性,但在设计、目标应用和性能特点上有所区别。原创 2024-04-09 09:54:35 · 447 阅读 · 0 评论 -
verilog 每日一练- 移位寄存器
记录常见的verilog 基础组件或模块原创 2023-11-05 16:41:23 · 423 阅读 · 0 评论 -
AHB- hreadyin 与 hreadyout
每个 AHB 从机必须有一个 HREADY 输出才能扩展数据阶段,并且每个 AHB 从机必须有一个 HREADY 输入,以了解系统上是否有任何其他从机正在请求数据相位扩展,并且如果任何从机的输入 HREADY 为“0”,则该从机必须等待其 HREADY 输入变为“ 1',在它可以响应任何 AHB 请求之前。A. 这是为了让总线上的所有从站都知道系统上是否有任何从站请求“扩展”数据阶段,如果是这样,那么任何其他从机可能不会开始响应任何可能与数据阶段重合的“地址”阶段。“扩展”AHB 传输的数据阶段。原创 2022-11-08 00:18:09 · 1310 阅读 · 0 评论 -
嵌入式系统 ---> 程序存储器和数据存储器
任何嵌入式系统都将包括一个存储单元来存储和检索数字信息。这包括构成微控制器的关键元素之一的程序存储器和数据存储器。原创 2022-10-15 21:58:47 · 3388 阅读 · 0 评论 -
微处理器(Microprocessor)与微控制器(Microcontroller) 的区别
微处理器(Microprocessor)与微控制器(Microcontroller) 的区别原创 2022-10-15 18:09:36 · 2509 阅读 · 0 评论 -
嵌入式系统构成
嵌入式系统构成。一个嵌入式系统包括三个主要组件:硬件应用软件实时操作系统(RTOS)原创 2022-10-15 17:27:15 · 2458 阅读 · 0 评论 -
SoC设计--多时钟设计(跨时钟域设计)
尽管每个模块在其单元级别都可以正常工作,但是当来自设计单元的信号与其他设计单元的信号进行通信时,考虑可靠性的观点很重要。 同步设计的方法很有帮助,但是电路中存在多个时钟域变得越来越普遍。 当信号跨时钟域通信时,可靠性尤其具有挑战性。 这里讨论了信号跨时钟域时要考虑的一些问题,以及如何提高可靠性。1.如何跨时钟域可靠地传达控制信息?当控制信号跨时钟域穿越时,该信号在目标时钟域显示为异步输入。 因此,该信号需要同步以满足目标时钟域的建立和保持要求,以便下游逻辑可以具有有效的逻辑电平。 否则,FF将.原创 2020-06-05 15:56:30 · 1059 阅读 · 0 评论 -
SoC设计------对大型设计进行划分时,有几点注意事项?
大型设计需要以分层的方式进行。 在划分这些设计时,需要考虑以下注意事项:1.功能性:层次结构中逻辑的功能分组是划分设计时的主要标准。 层次结构的典型分区为:1)地址和数据路径:该模块通常包含地址和数据路径寄存器,这些寄存器驱动主输出的地址和数据总线。2)控制逻辑:此模块通常包含有限状态机(FSM),并且该模块获取FSM的输入,而FSM的输出驱动其余逻辑的控制。2.时钟域:在多时钟设计中,建议将在同一时钟域中连接的逻辑分组在单个模块中。 当信号需要与具有不同时钟的另一个模块进行交互时,建.原创 2020-06-05 14:57:45 · 438 阅读 · 0 评论 -
SoC之时钟分频(奇数偶数分频)
1.偶分频模块设计偶分频意思是时钟模块设计最为简单。首先得到分频系数M和计数器值N。N= 时钟输入频率 / 时钟输出频率N就是分频系数:偶分频比较简单,假设为N(偶数)分频,只需计数到N/2-1,然后时钟翻转、计数清零,如此循环就可以得到N(偶)分频,可以通过改变参量N的值和计数变量cnt的位宽实现任意偶分频。代码如下:DUT:以4分频为例,...原创 2020-05-06 18:00:19 · 940 阅读 · 0 评论 -
介绍一款画波形软件-wavedrom
https://wavedrom.com/ 一,简介WaveDrom可以从简单的文本描述中绘制时序图或波形。它带有描述语言,渲染引擎和编辑器。WaveDrom编辑器可在浏览器中运行,也可以安装在系统上。渲染引擎可以嵌入到任何网页中。WaveDrom是一种工具,用于通过直观的纯文本语言将数字时序图和其他技术可视化呈现为SVG或PNG图像。 它易于学习,易于使用且基于浏览器。Wave...原创 2020-05-06 10:24:48 · 8004 阅读 · 0 评论 -
SoC设计之状态机(FSM)
1.概述有限状态机(Finite-State Machine,FSM),又成为有限状态自动机,简称状态机,是表示有限个状态以及在这些状态之间的转移和动作等行为的数学模型。在当今的电子世界,基本所有的器件都是串行的,所以作为控制单元或者是可编程单元的SoC需要进行并行转串行与外界进行通信、控制等,而有限状态机以其简单实用、结构清晰而恰如其分的充当着这个角色。有限状态机是由寄存器组和组合逻辑构...原创 2020-04-30 11:59:44 · 875 阅读 · 0 评论 -
AMBA总线概述
AMBA(高级微控制器总线体系结构)是一种免费可用的开放标准,用于连接和管理片上系统(SoC)中的功能块。 它促进了具有大量控制器和外围设备的多处理器设计的首次开发。AMBA规范是免版税的,与平台无关,可以与任何处理器体系结构一起使用。 由于被广泛采用,AMBA具有强大的合作伙伴生态系统,可确保来自不同设计团队和供应商的IP组件之间的兼容性和可伸缩性。主要功能和优势灵活性...原创 2020-04-28 17:10:16 · 797 阅读 · 0 评论 -
SoC之 异步FIFO(async fifo)
1.0 简介在大规模SoC设计中,多时钟系统往往是不可避免的,这样就产生了不同时钟域数据传输的问题,其中一个比较好的解决方案就是使用异步FIFO来作不同时钟域数据传输的缓冲区,这样既可以使异步时钟域数据传输的时序要求变得宽松,也提高了它们之间的传输效率。FIFO通常用于安全地将数据从一个时钟域传递到另一个异步时钟域。 使用FIFO将数据从一个时钟域传递到另一时钟域需要多异步时钟设计技术。...原创 2020-04-28 15:34:28 · 3348 阅读 · 0 评论 -
I2C 总线协议
一,简介I2C总线被全球超过50个公司的1000+个机构公司使用,已然是一个世界标准.另外,I2C总线与多种不同的控制总线是兼容的,比如SMBus(系统管理总线),PMBus(电源管理总线),IPMI(智能平台管理总线),DDC(显示数据通道)以及ATCA(高级电信架构).如果没记错的话,linux中的I2C框架是完全支持SMBus的.二,协议规定两条数据线,即串行...原创 2020-04-27 13:52:04 · 1177 阅读 · 0 评论 -
AMBA APB4 slave 实例
Abstract : APB example slave, support AMBA APB4.slave is always ready and response is always OKAY.module cmsdk_apb4_eg_slave #( // parameter for address width parameter ADDRWIDTH = 12) ( ...原创 2020-04-26 13:48:38 · 2807 阅读 · 1 评论 -
SoC总线之AMBA-apb4总线介绍
高级外围总线(APB)是AMBA的一部分。 它定义了一种低成本接口,该接口经过优化以最小化功耗并降低接口复杂性。 APB协议不是流水线,请使用它连接到不需要高性能AXI协议的低带宽外围设备。 APB协议将信号转换与时钟的上升沿相关联,以简化APB外设到任何设计流程中的集成。 每次传输至少需要两个周期。原创 2020-04-26 11:18:37 · 5967 阅读 · 0 评论 -
SoC 功耗
两种常见的功耗来源:动态和静态功耗。 动态功率(被认为是功耗的“有功”成分)在设备更改状态时被消耗,包括开关功率和短路功率。 当两个互补晶体管随着开关状态的改变而短暂导通时,CMOS逻辑电路会消耗短路功率,在现代工艺技术中,这种功率可以忽略不计。 逻辑电路和互连电路中电容器的充电和放电会随着电路的切换而消耗开关功率。 晶体管密度和时钟频率的增加会在电路中产生更多的动态功耗。 动态...原创 2020-04-24 17:42:07 · 2613 阅读 · 0 评论 -
verilog系统任务读写文件的使用
参考https://www.cnblogs.com/pengwangguoyh/articles/3167498.html$readmemb,$readmemh,$fopen,$fdisplay;基本上就可以完成对文件的读写操作。一、读任务在verilog语言中有两个系统任务$readmemb,$readmemh可以用来从文件中读取数据到存储器中。这两个任务可以在仿真的任何时刻被执行使...原创 2020-04-24 15:47:07 · 662 阅读 · 0 评论 -
CDC同步verilog实现-1
原创 2020-04-24 15:23:56 · 774 阅读 · 0 评论 -
SRAM的verilog实现
1.single port srammodule single_port_sram(input clk,input reset_n,input csen_n,input wren_n,input [A_WIDTH-1:0] addr,input [D_WIDTH-1 :0] wdata,output reg [D_WIDTH-1 :0 ] rdata);reg [D_WI...原创 2020-04-24 15:01:55 · 4151 阅读 · 0 评论 -
SoC中异步复位同步释放问题
1.同步复位和异步复位比较大多数采用FPGA和ASIC的电路设计都是使用大量触发器或寄存器的同步系统。 这些同步元件能够启动或返回到已知状态(逻辑“ 1”或“ 0”)通常很重要。 此功能通常由复位处理。 通常有一个或多个复位信号被带入设备并单独使用或与其他电路配合使用以执行此功能。同步电路通常通过两种类型的复位之一复位。 同步或异步复位。 我们讨论异步复位同步释放的复位方法,结合...原创 2020-04-24 13:44:24 · 870 阅读 · 0 评论 -
SoC CDC问题分析
1.亚稳态-matestability亚稳态是指在设计的正常操作过程中的某个时间段内,在某些时间段内未呈现稳定0或1状态的信号。 在多时钟设计中,无法避免亚稳性,但是可以抵消亚稳性的不利影响。 图1显示了一个同步故障,该故障发生在一个时钟域中生成的信号被采样得太靠近第二时钟域中时钟信号的上升沿时。同步失败是由于输出变得亚稳并且在必须再次采样输出时尚未收敛到合法的稳定状态而引起的。...原创 2020-05-07 13:52:21 · 882 阅读 · 0 评论 -
SoC中RDC的问题以及解决方法
什么是RDC?由于异步时钟域交叉(CDC)而导致的设计亚稳定性是一个众所周知的问题。可使用行业标准的高级工具来捕获设计中的此类结构或功能问题。但是,CDC不是信号相对于目标时钟域变为异步的唯一原因。在同步设计中,即使数据路径在相同的时钟域中,如果源寄存器的复位与目标寄存器的复位不同,这将创建异步交叉路径,并导致目标寄存器处的亚稳定性。当启动和捕获触发器的复位信号不同时,就会发生这种情况,称为复...原创 2020-04-23 10:57:45 · 5284 阅读 · 0 评论