数字设计自学-数字系统设计教程2：自写思考题答案

自学数字设计，针对《数字系统设计教程》中部分思考题做整理

第2章思考题

1：verilog 语言有什么作用？

2: 构成模块的关键词是什么？

3;为什么可以说用verilog构成非常复杂的电路结构？

4:为什么能用抽象的描述来完成设计具体的电路结构？

5：任意抽象的符合语法的verilog模块是否都可以通过综合工具转变为电路结构？

6：什么叫综合？

7：综合是用什么工具来完成的？

8:通过综合产生的是什么？产生的结果有什么用处？

9：仿真是什么？为什么要进行仿真？

10：仿真可以在几个层面上进行？每个层面上的仿真有什么意义？

11：模块的端口怎么描述？

12：在引用实例模块的时候，如何在主模块中连接信号线？

13：如何产生连续的周期性测试时钟？

14：如果不用INITIAL，能否产生时钟？

15：always与initial块的区别？

16：为什么说verilog可以用来设计数字逻辑电路与系统？

 

 

答：

1.可以描述电路结构，既可以行为级描述，也可以结构描述；可以顺序描述以及并行描述；可以控制延迟等；

2.module 与 endmodule

3.因为可以嵌套使用，各个模块之间可以构成一个复杂的系统。同时该语言本身具有多种结构的描述语句。

4.因为有可以用比较抽象描述设计电路结构的语言

5.不能，还需要符合语法

6.通过综合工具将行为级描述的模块通过逻辑网表自动转化为门级形式的模块叫综合

7.eda

8.产生由与门，或门和非门组成的加法器，比较器等组合逻辑。产生的模块很容易与某种工艺的基本原件对应起来，再通过布局布线工具自动转变为某种工艺的电路布线结构。

9.对电路模块进行动态的全面测试，通过观测被测试模块的输出信号是否符合要求可以调试和验证逻辑系统的设计和结构准确与否

10.前仿真，逻辑网表仿真，门级仿真和布线后门级仿真；前三个可以调试和验证逻辑系统的设计与结构的准确性，发现问题并及时修改；后者分析设计的电路模块的运行是否正常。

11.用“.”表示被引用模块的端口

12.用小括号表示本模块与之连接的模块

13.always clock=~clock

14.不能，没有initial块就不知道时钟信号的初始值

15.initial 块只执行一次，而always块可以执行无数次

16.因为可以嵌套使用，且verilog语言拥有多种结构