FPGA语法的基本概念

1.Verilog语言作用

       用于描述顺序执行或并行执行的程序结构，用于算法级和RTL级的模型设计。

2.构成 模块的关键字

       module 模块名（变量名1，变量名2，...）

        ...

      endmodule

3.什么叫综合

         综合就是把HDL语言/原理图转换为综合网表的过程。

4. 综合用 什么工具来实现

       XST：支持VHDL, Verilog-2002, 以及Mixed Language of VHDL and Verilog语言

      Synplify：

      Precison ：

5.通过综合产生的是什么？产生的结果有什么用处？

       综合产生的是 与实际工艺基本元件逐一对应的综合网表，产生的结果可再通过布线布局工具 自动 转化为某种工艺的电路布线结构。

6.仿真是什么？ 为什么要进行仿真？

      通过测试平台（testbench）对设计的电路模块进行全面测试，通过观测被测试模块的输出信号是否符合要求，调试和验证逻辑系统的设计和结构的正确性的过程称为仿真。

7.如何产生连续的周期性测试时钟

      initial

      begin

      clock= 0；

      end

       always #50 clock=~clock；

       always @（posedge clock） 

       begin

       。。。

       end