sv中initial与always区别

最新推荐文章于 2023-11-25 12:32:31 发布

qq_42051854

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分类专栏： SV 文章标签： html css 小程序

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initial主要用于测试环境中，不能用always；

例如 always clk=~clk;就不行。

但是可以用initial begin

forever clk=~clk;

end

确定要放弃本次机会？

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SV语句硬件过程块和软件方法

柒年

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SV有一部分语句是放在硬件过程块，有一部分是使用软件方法。硬件过程块initial 和always，initial是不可综合的（不是硬件行为，本身设计就是为了做测试），always是可综合的。为了区分软件世界和硬件世界，我们先引申出一个概念域（scope）,为了区分硬件世界、软件世界，我们将定义的软件变量或者例化的硬件所在的空间成之为域。因此，module/endmodule, interface/endinterface可以被视为硬件世界，program/endprogram和class

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首先要清楚哪些语句应该被放置于硬件世界，哪些程序应该被放置于软件世界？硬件世界：module/endmodule，interface/endinterface 软件世界：program/endprogram，class/endclass 1.always块儿： always是为了描述硬件的行为，只可以在module或者interface中使用，在使用时需要注意：哪种使用方式是时序电路描述，哪种使用方式是组合电路描述,其反复执行 always中的@(event..)敏感列表是为了模拟硬件信号的触发

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initial不可综合，always可以综合 Initial是为测试而生，只能用于测试，只执行一次； module/endmodule, interface/endinterface硬件世界 program/endprogram, class/endclass软件世界 always过程块是用来描述硬件时序和组合电路，因此可以在module和interface中使用；不可以在always中初始化变量，initial只执行一次； initial和always一样，无法延迟执行，仿真一开始，同时执行，无顺序可言

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二、区别：他们两人最大的区别就是——运行次数：initial只能运行一次，而always可以运行很多次，只要有敏感事件表中的事件发生（时钟信号，边沿触发，电平触发等）它就可以运行。写测试激励文件代码，我们最常用的就是initial。2. 产生锁存器：即不论新变化信号来与否，新信号是否变化，其运行姐结构不变。# 一、前沿：在学习verilog中，写运行代码时，我们最常用的就是always；1. 没有终止的信号，使他它永远进行下去；这也是二者的最最常用的功能之一。# 四、initial。

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module，interface认为是硬件；program，class认为是软件过程块：1）always（可综合） 2）initial（不可综合) always: 可用于module和interface中 always @ （posedge clk）----时序逻辑 " <= " always @ （ * ）----组合逻辑 " = " eg:上文提到了always具备描述硬件电路行为和核心要素，你认为下列选项哪些是正确使用always的方式？ ...

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