FPGA verilog 8段4位数码管

FPGA verilog 8段4位数码管试验
一、原理图如下


二、system verilog 简单驱动计数，代码较少
seg.sv

module seg(
› input wire clk,
  input wire rst_n,
› output wire[7:0] SEG,
  output wire[3:0] SEL
);

reg[7:0]  digit[0:15] = '{8'h3f, 8'h06, 8'h5b, 8'h4f, 8'h66, 8'h6d, 8'h7d,8'h07,
                          8'h7f,8'h6f, 8'h77, 8'h7c, 8'h39, 8'h5e, 8'h79, 8'h71};

reg[40:1] cnt = 40'h0000000000;

always @(posedge clk or negedge rst_n) begin
  if (!rst_n)
    cnt <= 40'h00000000;
  else
›   cnt <= cnt + 1;
end

reg[1:0] shift;

assign shift = cnt[16:15];
assign SEL = 4'b0001 << shift;
assign SEG = digit[cnt[40:25]>>shift*4];

endmodule

十六个数字verilog 要在块中赋值，改为systemverilog,一行解决。quartus ii 需新建SystemVerilog文件，新建verilog后缀直接改为sv的话， 配置文件qsf里的还是verilog file，需注意。
reg[40:1]方便理解，reg[39:0]更常用些。
cnt计数，50M晶振每秒 2^25 - 2^26 之间（2^25 32M 2^26 64M)，取右数十位即15-16位 毫秒级切换一次，避免闪烁，十六进制计数，25-40共十六位，一管四位，四管显示。

三、rtl

四、资源占用