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RSS订阅原创 Verilog设计实现两个8位二进制数相乘
首先明确计算的范围。8位2进制1111_1111=255,所以两个8位二进制数的取值范围是0-255。考虑最大值255*255=65025=(1111_1110_0000_0001)2。所以输出结果最大值是16位二进制。乘法器的基本原理可以通过多种方法实现，例如移位相加法、查找表法等。在Verilog中，我们可以使用内建的乘法运算符“*”来实现乘法功能。在定义输出端口时，应定义16位output[15:0] out。因此在定义输入端口时，应定义8位input[7:0] a,b;
2024-05-31 11:40:34
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原创 Verilog设计实现七段数码管译码器的设计
显示译码器的作用是将输入的编码数据转换为控制7段数码管LED亮灭状态的输出信号。译码器接收来自微控制器或其他电路的数字信号，并根据预设的逻辑规则将这些信号转换为对应的控制信号。这些控制信号随后被应用到7段数码管的LED段上，从而实现数字或字符的显示。七段数码管常用于计时器、拨码开关输入、班级和学号等信息的显示，通过控制不同的段亮灭，可以实现各种数字和字符的显示。检查仿真结果，确保对于每个输入值，输出信号都正确对应了七段数码管的显示。输入：一个4位宽的二进制数，表示要显示的数字（0-9）。
2024-05-31 11:01:17
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原创 头歌python-8.5 中文词频统计
根据提示，输入一个正整数n，在右侧编辑器补充代码，将文件中的文本读取为字符串，利用jieba库的精确模式将文本切分为字符串，将无实质意义的单字符元素和停用词文本中存在的元素去掉，统计长度大于1的每个字符串出现的频率，存储为字典类型，输出词频最高的元素为二元组的列表前n项。根据提示，输入一个正整数n，在右侧编辑器补充代码，将文件中的文本读取为字符串，利用jieba库的精确模式将文本切分为字符串，统计每个字符串出现的频率，存储为字典类型，输出词频最高的元素为二元组的列表前n项。
2024-05-29 22:15:30
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原创 基于stm32的贪吃蛇游戏设计
本设计使用stm32作为主控芯片，oled作为显示，4个独立按键控制小蛇方向，果实随机刷新，小蛇吃掉果实长度增加，当小蛇碰到四周，游戏结束；
2024-05-29 12:42:08
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原创 基于89c51的数码管时钟设计—两片74hc573
本设计采用两片74hc573芯片，共同驱动8段数码管，89c51作为主控芯片，达到显示24小时可调节功能，小时24小时置0，分钟秒针60置0；同时设置三个按键，按键一控制时钟暂停与继续，按键二和按键三共同完成时间的调节；代码存在繁琐重复，但可正常实现功能。
2024-05-29 11:55:30
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原创 头歌python-实验3中国古代数学问题
请编一个程序，用户在同一行内输入两个整数，代表头和脚的数量，编程计算笼中各有多少只鸡和兔（假设鸡和兔都正常，无残疾），如无解则输出`“Data Error!题目为：今有物不知其数，三三数之剩二，五五数之剩三，七七数之剩二，问物几何？年前，《孙子算经》中记载一个有趣的问题：今有雉兔同笼，上有三十五头，下有九十四足，问雉兔各几何？根据提示，在右侧编辑区补充代码，计算并输出它们几天可以打通，相逢时小鼠和大鼠各打了多少。有一座八层宝塔，每一层都有一些琉璃灯，每一层的灯数都是上一层的二倍，已知共有。
2024-05-24 16:12:36
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原创 头歌python-实验4存款买房ABC
输出格式： 输出为若干行 第一行为首付款，最后一行为存够首付的月数n，中间行是每年年底已存工资款总数。输出格式 输出为三行 分别为根据输入值计算的首付款、月存款、存够首付的月份数目，输出结果严格保留。根据提示，在右侧编辑器补充代码，计算并输出首付款、每年年底已存工资款总数、存够首付的月数。根据提示，在右侧编辑器补充代码，计算并输出首付款、每年年底已存工资款总数、存够首付的月数。根据提示，在右侧编辑器补充代码，计算并输出计算的首付款、月存款、存够首付的月份数目。假设你每个月都要拿出一定百分比的工资来存首付。
2024-05-24 11:41:32
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原创 头歌python-实验7葡萄酒评论分析报告
通过分析这些数据，用户可以根据产地、评份、价格等挑选适合自己的葡萄酒，商家可以分析消费者的购买行为习惯，可以更加准确地提供适合市场的产品，精准定位客户。按评分从低到高顺序输出各个评分的葡萄酒数量的列表；输出拥有葡萄酒数量最多的评分的葡萄酒的平均价格。行葡萄酒评论的数据。数据格式如下所示：。，略过价格缺失的数据，输出价格最高的二十款葡萄酒的编号、出产国、评分和价格，按价格降序输出。
2024-05-24 11:37:46
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原创 头歌python-实验八 大学排行榜分析
个记录的所有大学，按照学校名称升序。个记录中的大学，按照学校名称升序。个记录的大学，按照学校名称升序。个记录的大学，按照学校名称升序。函数创建一个无序不重复元素集，可进行关系测试，删除重复数据，还可以计算交集、差集、并集等。根据提示，在右侧编辑器补充代码，分析并输出相应的排名。本关任务：编写一个能进行大学排行榜分析的小程序。的学校的上榜情况，分析不同排行榜排名的差异。
2024-05-24 11:28:55
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原创 头歌python-实验1.1 日期格式化输出
根据提示，在右侧编辑器补充代码，在三行中分别输入当前的年、月、日的整数值，按要求完成输出。编写一个日期格式化输出的小程序。
2024-05-24 11:15:29
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原创 Verilog设计实现3线-8线译码器
译码器是一种组合逻辑电路，它接收一组二进制输入信号，并根据这些输入信号激活一个或多个输出信号。在本实验中，译码器增加了两个使能端G1和G2来控制译码器的工作状态。只有当G1为高电平且G2为低电平时，译码器才会根据输入的地址信号进行译码操作。其他情况下，译码器将保持禁用状态，即所有输出线保持高电平。在Verilog中，我们可以使用条件语句（如case语句）来实现这种译码功能。图1 3线8线译码器符号及功能表。
2024-05-24 11:06:17
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原创 Verilog设计实现4选1多路数据选择器（门级/rtl级）
多路选择器是一种数字电路组件，用于从多个输入中选择一个输出，其主要功能是根据控制信号选择某个特定的输入信号，并将其传递到输出端。当选择输入信号为00时，out输出in0,当选择输入信号为01时，out输出in1,当选择输入信号为10时，out输出in2,当选择输入信号为11时，out输出in3，从而实现四选一数据的输出。多路选择器是一种组合逻辑电路，它根据选择信号从多个输入信号中选择一个输出。在4选1多路选择器中，通常有2个选择输入（足以选择4个不同的输入线），以及4个数据输入和1个数据输出。
2024-05-24 11:01:28
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空空如也
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