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《Static Timing Analysis for Nanometer Designs》书目录及相应链接汇总

《Static Timing Analysis For Nanometer Designs》一书主要讲解的是如何运用静态时序分析解决纳米设计中的时序验证问题。

本章节介绍CMOS技术的基础知识以及执行静态时序分析所涉及的术语。

本章介绍库（library）里单元描述中所提供的时序信息。单元可以是标准单元、IO缓冲器或者是如USB内核这样的复杂IP。

本章介绍库（library）里单元描述中所提供的时序信息。单元可以是标准单元、IO缓冲器或者是如USB内核这样的复杂IP。

本章对处理和表示设计时序验证中的互联寄生的多种方法作概括。

本章对基于单元的设计的预布局和布局后时序验证的延迟计算提供了概括。上章聚焦于互连线和单元库的建模。单元和互连线建模技术用于获取设计的时序。

本章描述了纳米工艺中ASIC(Application Specific Integrated Chip)的信号完整性(SI, Signal Integrity)问题。在深亚微米(submicron)技术中，串扰(crosstalk)在设计的信号完整性中起着重要作用，串扰噪声是指两个或多个信号之间无意间的耦合。相关的噪声和串扰分析技术，即毛刺(glitch)分析和串扰分析，可用于静态时序分析中，这将在本章中进行介绍。这些技术可用于使ASIC稳定运行。

本章节介绍了如何为静态时序分析配置环境。正确的约束对于分析STA结果很重要，只有准确指定设计环境，STA分析才能够识别出设计中的所有时序问题。STA的准备工作包括设置时钟、指定IO时序特性以及指定伪路径和多周期路径。在继续学习下一章的时序验证之前，请务必全面了解本章节。

本章节介绍了如何为静态时序分析配置环境。正确的约束对于分析STA结果很重要，只有准确指定设计环境，STA分析才能够识别出设计中的所有时序问题。STA的准备工作包括设置时钟、指定IO时序特性以及指定伪路径和多周期路径。在继续学习下一章的时序验证之前，请务必全面了解本章节。

本章节将介绍静态时序分析所执行的一部分检查，这些检查旨在详尽地验证待分析设计的时序。

本章节将介绍静态时序分析所执行的一部分检查，这些检查旨在详尽地验证待分析设计的时序。

本章节将介绍静态时序分析所执行的一部分检查，这些检查旨在详尽地验证待分析设计的时序。

本章节将介绍各种类型输入和输出路径的时序分析过程以及几种常用的接口，还介绍了特殊接口(例如SRAM)的时序分析和源同步接口(例如DDR SDRAM)的时序分析。

本章节将介绍各种类型输入和输出路径的时序分析过程以及几种常用的接口，还介绍了特殊接口(例如SRAM)的时序分析和源同步接口(例如DDR SDRAM)的时序分析。

本章节将介绍特殊的STA分析，例如时间借用（time borrowing），时钟门控（clock gating）和非时序（non-sequential）检查。此外，还介绍了高级STA概念，例如片上变化（on-chip variation），统计时序（statistical timing）以及功耗和时序之间的折中。

本章节将介绍特殊的STA分析，例如时间借用（time borrowing），时钟门控（clock gating）和非时序（non-sequential）检查。此外，还介绍了高级STA概念，例如片上变化（on-chip variation），统计时序（statistical timing）以及功耗和时序之间的折中。

本章节将介绍特殊的STA分析，例如时间借用（time borrowing）、时钟门控（clock gating）和非时序（non-sequential）检查。此外，还介绍了高级STA概念，例如片上变化（on-chip variation）、统计时序（statistical timing）以及功耗和时序之间的折中。

本附录将介绍1.7版本的SDC(Synopsys Design Constraints)格式，此格式主要用于指定设计的时序约束。它不包含任何特定工具的命令，例如链接（link）和编译（compile）。它是一个文本文件，可以手写或由程序创建，并由程序读取。某些SDC命令仅适用于实现（implementation）或综合（synthesis），但是本附录会列出所有SDC命令。

本附录将介绍标准延迟标注格式，并说明了如何在仿真中执行反标。延迟格式描述了设计网表的单元延迟和互连走线延迟，无论设计是用两种主要硬件描述语言（VHDL或Verilog HDL）中的哪一种所描述的。本章还会介绍仿真的反标（backannotation），STA的反标其实是一个简单直接的过程，其中DUA中的时序弧将由SDF所指定的延迟进行标注。

本附录将介绍标准延迟标注格式，并说明了如何在仿真中执行反标。延迟格式描述了设计网表的单元延迟和互连走线延迟，无论设计是用两种主要硬件描述语言（VHDL或Verilog HDL）中的哪一种所描述的。本章还会介绍仿真的反标（backannotation），STA的反标其实是一个简单直接的过程，其中DUA中的时序弧将由SDF所指定的延迟进行标注。

本附录将介绍标准寄生参数提取格式（SPEF），它是IEEE Std 1481标准的一部分。