第八章时序检查(中)

最新推荐文章于 2023-11-16 19:41:08 发布

KuoGavin

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分类专栏： STA for Nanometer Designs 文章标签：静态时序分析 STA Timing Report multicycle false path

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8.3 多周期路径(Multicycle Paths)

在一些情况中，两个触发器之间的组合数据路径可能需要一个以上的时钟周期才能在逻辑中传播。在这些情况下，组合逻辑路径被称作多周期路径(multicycle path)。尽管数据在每个时钟沿被捕获触发器所捕获，我们仍需告知 $ST A$ 在指定数目的时钟周期后才会出现相关/有效的捕获时钟沿。

图8-14展示了一个例子。正如数据路径可以占据三个时钟周期，所以需要指定三个时钟周期的多周期建立时间。多周期建立时间约束指定的实现如下：

create_clock -name CLKM -period 10 [get_ports CLKM]
set_multicycle_path 3 -setup \
	-from [get_pins UFF0/Q] \
	-to [get_pins UFF1/D]

多周期建立时间约束规定，建立时间检查时从 $U FF 0/ C K$ 到 $U FF 1/ D$ 的路径最多可以花费三个时钟周期，这意味着设计每三个周期才会使用一次 $U FF 1/ Q$ 引脚上输出的数据，而不是每个周期都使用。

以下是一份具有多周期约束的建立时间路径报告：

注意捕获触发器的时钟沿现在已是三个时钟周期了，为 $30 n s$ 。

现在我们进行样例多周期路径的保持时间检查。在最常见的场景中，我们想要保持时间检查与单周期路径的情况保持一样，如图8-14所示。这样可以保证数据在三个时钟周期的时间里可以自由改变。只有指定多周期保持时间为 $2$ ，才可以获得与单周期建立时间检查情况相同的保持时间检查。这是因为若没有这个多周期保持时间的设定，默认的保持时间检查将在建立时间捕获沿前一周期的有效沿处进行，这不是我们想要的。需要将保持时间检查移动至默认保持时间检查沿的前两个时钟周期，因此多周期保持时间指定为 $2$ 。预想的行为如图8-15所示。有了多周期保持时间，数据路径的最小延迟可以比一个时钟周期更短。

set_multicycle_path 2 -hold -from [get_pins UFF0/Q] \
	-to [get_pins UFF1/D]

多周期保持时间的周期数目表明了要将其从默认保持时间检查时间沿向前移动多少个周期时间(也即是建立时间检查检查捕获时间沿之前的有效沿)。以下是路径时序报告：

既然该路径的多周期建立时间是三个时钟周期，其默认保持时间检查是在捕获时钟沿前一个有效时钟沿上进行的。在大多数的设计中，如果最大路径(或建立时间)要求 $N$ 个时钟周期，那么将最小路径约束至比 $(N - 1)$ 个时钟周期更大是不可行的(不能在发起时钟沿前？)。通过指定多周期保持时间为 $2$ ，保持时间检查进行的时钟沿移动至发起时钟沿，就如以上的路径时序报告所显示的那样。

因此，在大多数设计中，多周期建立时间设置为 $N$ (个时钟周期)，相应的多周期保持时间约束设置为 $N - 1$ (个时钟周期)。

如果多周期建立时间设置为 $N$ 个时钟周期但对应的多周期保持时间没有设定会发生什么？在该情况下，保持时间检查在建立时间捕获沿的前一个有效时钟沿进行，这样的在多周期建立时间为 $3$ 的保持时间检查如图8-16所示。

如上图所示，这样施加了限制使得数据只能够在建立时间捕获时间沿前的一个时钟周期内改变。因此数据路径必须最小有两个时钟周期的时延来满足该限制。以下是该情况下的路径时序报告：

从路径时序报告中注意到保持时间检查在捕获沿的前一有效时钟沿进行，导致了很大的违例。实际上，保持时间检查要求组合逻辑电路的时延要在两个时钟周期及以上。

跨时钟域(Crossing Clock Domains)

让我们考虑在周期相同(the same period)的两个不同时钟之间存在多周期路径的情况。(时钟周期也不同的情况将在本章后面进行介绍。)

$Example\,\, I:$

create_clock -name CLKM \
	-period 10 -waveform {0 5} [get_ports CLKM]
create_clock -name CLKP \
	-period 10 -waveform {0 5} [get_ports CLKP]

多周期建立时间约束指定了给定路径的时钟周期数，如图8-17所示。默认建立时间捕获沿总是与发起沿相隔一个时钟周期，约束多周期建立时间为 $2$ 会使建立时间捕获沿与发起沿相隔 $2$ 个时钟周期。

多周期保持时间约束指定了保持时间检查应该在建立时间捕获沿之前几个时钟周期的时钟沿处执行，无论建立时间发起沿在何处，如图8-18所示。默认的保持时间检查是在建立时间捕获沿之前一个周期的时钟沿处执行的。约束多周期保持时间为 $1$ 会将保持时间检查放置于默认保持时间检查之前一个周期的时钟沿处，因此变为建立时间捕获沿之前两个周期的时钟沿处。

set_multicycle_path 2 \
	-from [get_pins UFF0/CK] -to [get_pins UFF3/D]
# Since no -hold option is specified, the default option
# -setup is assumed. This implies that the setup
# multiplier is 2 and the hold multiplier is 0.

以下是对应于多周期指定的建立时间路径时序报告。

注意到路径时序报告中的路径组总是依据捕获触发器的所处的时钟域来确定的，在该例中，是 $C L K P$ 。

接下来是保持时间检查的路径时序报告。多周期保持时间约束默认为 $0$ ，因此保持时间检查在 $10 n s$ 处进行，在建立时间捕获沿前一个时钟周期处的有效沿的位置。

上面报告显示了保持时间违例可以通过设置多周期保持时间约束为 $1$ 来消除。下面另一单独示例说明了这点：

$Example\,\, II$

如下给出另一个不同时钟域多周期设置的例子：

set_multicycle_path 2 \
	-from [get_pins UFF0/CK] -to [get_pins UFF3/D] -setup
set_multicycle_path 1 \
	-from [get_pins UFF0/CK] -to [get_pins UFF3/D] -hold
# The -setup and -hold options are explicitly specified.

以下是当多周期建立时间为 $2$ 个时钟周期时的建立时间检查路径报告。

以下是多周期保持时间设定为 $1$ 时的保持时间检查路径报告：

请注意，本节中建立时间检查和保持时间检查的示例报告是针对同一工艺角(corner)的。通常，在最坏情况的慢速工艺角下，建立时间检查最难满(裕量最小)，而在最佳情况的快速工艺角下，保持时间检查最难满足(裕量最小)。

8.4 伪路径(False Paths)

在设计具体功能运行中，一些时序路径可能不真实(或不可能)存在。将这些路径设为伪路径可使得在进行 $ST A$ 时关闭它们。伪路径在 $ST A$ 分析中被忽略。

伪路径的例子可以是从一个时钟域到另一个时钟域，从一个触发器的时钟引脚到另一个触发器的输入，通过一个单元的引脚，通过多个单元的引脚或这些情况的组合。当指定伪路径通过某个单元的引脚时，所有通过该引脚的路径都会被时序分析所忽略。指出伪路径的好处是使得分析空间缩小，进而允许分析过程更专注于真实路径，这样可以帮助缩减分析所花费时间。然而，太多由-through所通配指定的伪路径也会导致分析过程变慢。

可以使用set_false_path命令来约束伪路径，例子如下：

set_false_path -from [get_clocks SCAN_CLK] \
	-to [get_clocks CORE_CLK]
# Any path starting from the SCAN_CLK domain to the
# CORE_CLK domain is a false path.

set_false_path -through [get_pins UMUX0/S]
# Any path going through this pin is false.

set_false_path \
	-through [get_pins SAD_CORE/RSTN]]
# The false path specifications can also be specified to,
# through, or from a module pin instance.

set_false_path -to [get_ports TEST_REG*]
# All paths that end in port named TEST_REG* are false paths.

set_false_path -through UINV/Z -through UAND0/Z
# Any path that goes through both of these pins
# in this order is false.

以下是设置伪路径的推荐方法。设置两时钟域间的伪路径使用：

set_false_path -from [get_clocks clockA] \
	to [get_clocks clockB]

而不要使用：

set_false_path -from [get_pins {regA_*}/CP] \
	-to [get_pins {regB_*}/D]

第二种形式要慢许多。

另一个推荐方法是减少-through选项的使用，因为其增加了不必要的运行时复杂度。-through选项只有在绝对必要和没有替代方法的情况下才用来指定伪路径。

从优化的角度出发，还有一个建议是不要将一条多周期路径约束为伪路径。如果需要在已知或可预测的时刻对信号进行采样，则无论时间间隔多大，都应使用多周期路径约束，以使路径具有一定的约束条件并进行优化以满足多周期约束。如果把一条许多时钟周期后进行采样的路径指定为了伪路径，则对设计中其余逻辑路径的优化可能会使该路径变长，甚至超出所需的时间。

8.5 半周期路径(Half-Cycle Paths)

如果一个设计同时有负边沿触发器(有效时钟沿是下降沿)和正边沿触发器(有效时钟沿是上升沿)，设计中便很可能存在半周期路径。一个半周期路径可以是从一个上升沿触发器到下降沿触发器，或反之。图8-19展示的是在触发器 $U FF 5$ 的时钟下降沿发起，在触发器 $U FF 3$ 的时钟上升沿捕获的例子。

以下是建立时间检查路径时序报告：

注意起始点(Startpoint)和终止点(Endpoint)的边沿设定。下降沿在 $6 n s$ 时刻到达，上升沿在 $12 n s$ 时刻到达。因此，数据仅花费了 $6 n s$ 也即半个周期便传播至捕获触发器。

虽然在建立时间检查时数据路径仅有半个时钟周期，但额外的半个周期可用于保持时间检查。以下是保持时间检查的路径报告：

保持时间检查通常是在捕获沿之前一个周期的捕获沿上执行的。由于捕获沿是在 $12 n s$ 处，因此前一个捕获沿在 $0 n s$ 处，故将在 $0 n s$ 处检查保持时间。这为保持时间检查有效地增加了半个时钟周期的裕量，因此可以看见保持时间检查有较大的正裕量。

8.6 撤销时间检查(Removal Timing Check)

撤销时间检查(removal timing check)可确保在有效时钟沿与释放异步控制信号之间有足够的时间。该检查可确保有效时钟沿不带来影响，因为异步控制信号将保持有效状态，直到有效时钟沿之后一段撤销时间为止。换句话说，异步控制信号会在有效时钟沿之后被释放(变为无效)，因此该时钟沿不会产生任何影响，如图8-20所示。

该检查基于的是触发器异步引脚上指定的撤销时间。以下是单元库中与撤销时间检查有关的描述片段：

pin(CDN) {
	. . .
	timing() {
		related_pin : "CK";
		timing_type : removal_rising;
		. . .
	}
}

和保持时间检查一样，也是最小路径检查除了是在触发器的异步引脚上进行。

终止点(Endpoint)显示这是撤销时间检查，在触发器 $U FF 6$ 的异步引脚 $C D N$ 上进行。该触发器的撤销时间在报告中以library removal time显示为 $0.19 n s$ 。

所有的异步时序检查均指派为async_default路径组。

8.7 恢复时间检查(Recovery Timing Check)

恢复时间检查(recovery timing check)可确保异步信号变为无效状态的时刻与下一个有效时钟沿之间的时间间隔大于一个最小值。换句话说，此检查可确保在异步信号变为无效状态之后，有足够的时间恢复，以便下一个有效时钟沿可以生效。例如，考虑从异步复位变为无效的时刻到触发器有效时钟沿之间的时间间隔。如果该时间间隔太短即有效时钟沿在复位释放后太早出现，则触发器可能进入未知的状态。恢复时间检查如图8-21所示。

该检查基于的是触发器异步引脚上指定的恢复时间，单元库文件中与恢复时间有关的描述片段如下：

pin(RSN) {
	. . .
	timing() {
		related_pin : "CK";
		timing_type : recovery_rising;
		. . .
	}
}

与建立时间检查一样，该检查也是针对最大路径的，不过是在触发器的异步引脚上。

以下是一份恢复时间检查的路径报告：

终止点(Endpoint)显示这是一个恢复时间检查。触发器 $U FF 6$ 的恢复时间在报告中显示为library recovery time，值为 $0.09 n s$ 。恢复时间检查也属于async_default路径组。

8.8 跨时钟域时序(Timing across Clock Domains)

8.8.1 慢速时钟域到快速时钟域(Slow to Fast Clock Domains)

让我们对一条从慢速时钟域到快速时钟域的路径进行建立时间和保持时间检查。如图8-22所示。

以下是该例子的时钟定义：

create_clock -name CLKM \
	-period 20 -waveform {0 10} [get_ports CLKM]
create_clock -name CLKP \
	-period 5 -waveform {0 2.5} [get_ports CLKP]

当发起触发器和捕获触发器的时钟频率不同， $ST A$ 进行分析时首先确定一个公共基本周期(common base period)。一个 $ST A$ 运行在这种情况下所产生的提示信息如下所示。较快的时钟频率进行分频延拓获得公共周期。

Expanding clock 'CLKP' to base period of 20.00
(old period was 5.00, added 6 edges).

图8-23展示了建立时间检查。默认情况下，使用的是最严格的建立时间边沿关系，也即是下个周期的有效沿为捕获沿( $5 n s$ 处)。以下是建立时间路径时序报告。

注意到发起时间为 $0 n s$ ，捕获时间为 $5 n s$ 。

正如先前所讨论的，保持时间检查与建立时间检查相关且确保了数据被时钟沿发起后不会影响上一个数据的捕获。以下是保持时间检查时序报告。

在以上例子中，可以看到发起数据在每第四个周期便可用(建立时间捕获沿是下一个有效沿，保持时间检查是建立时间捕获沿的前一个有效时钟沿)。让我们假定设计的目的不是在 $C L K P$ 的下一个有效沿上就捕获数据，二十在每第四个捕获沿上捕获数据。该假设给触发器之间的组合逻辑路径提供了四个 $C L K P$ 周期的时间，也即 $20 n s$ 。可以通过设置以下多周期路径约束来做到这点：

set_multicycle_path 4 -setup \
	-from [get_clocks CLKM] -to [get_clocks CLKP] -end

-end选项指定了多周期 $4$ 指向的是终止点或捕获时钟。该多周期路径约束改变了建立时间和保持时间检查为图8-24中的形式。以下是建立时间检查时序报告。

图8-24展示了保持时间检查——注意到保持时间检查由建立时间检查推导出来且默认为建立时间捕获时钟沿的前一个周期的有效时钟沿。以下是保持时间报告。注意到保持时间捕获沿在 $15 n s$ 处，建立时间检查捕获沿的前一个周期。

在大多数设计中，这并不是想要的检查，且保持时间检查应当在挪至发起时钟沿进行。我们通过设置多周期路径保持时间约束为 $3$ 来实现该要求。

set_multicycle_path 3 -hold \
	-from [get_clocks CLKM] -to [get_clocks CLKP] -end

这样将保持时间检查的捕获沿向前移动了三个周期到了 $0 n s$ 处。与多周期建立时间的不同之处是，在建立时间检查中其捕获沿向时间轴右移动指定数目的周期时间，而在保持时间检查中其捕获沿向时间轴左移动指定数目的周期时间(从建立时间检查捕获沿的前一周期开始)。-end选项意味着我们想将终点(或捕获边沿)移回指定的周期数，即捕获时钟的周期数。代替-end的另一种选项-start指定了要移动的发起时钟周期数，-end选项指定了要移动的捕获时钟周期数。-end是多周期建立时间约束的默认值，-start是多周期保持时间约束的默认值。

有了另外的多周期保持时间约束，用于保持时间检查的时钟沿向前移动，效果如图8-25所示。有多周期保持时间约束的保持时间时序报告如下。

总而言之，如果多周期建立时间约束设置的为 $N$ 个时钟周期，那么多周期保持时间约束多设置为 $N - 1$ 个时钟周期。对于慢速时钟域到快速时钟域的多频率多周期路径进行设置的经验法则便是使用-end选项。有了该选项，建立时间和保持时间检查便会根据快速时钟进行相应调整(慢速到快速，捕获触发器时钟频率快，调整捕获时钟沿的位置，所以使用-end选项)

8.8.2 快速时钟域到慢速时钟域(Fast to Slow Clock Domains)

在本小节中，我们考虑数据路径从快速时钟域到慢速时钟域的示例。使用以下时钟定义时，默认的建立时间和保持时间检查如图8-26所示。

create_clock -name CLKM \
	-period 20 -waveform {0 10} [get_ports CLKM]
create_clock -name CLKP \
	-period 5 -waveform {0 2.5} [get_ports CLKP]

总共可能有四种建立时间检查，请参阅图8-26中的 $S e t u p 1$ ， $S e t u p 2$ ， $S e t u p 3$ 和 $S e t u p 4$ 。其中，最严格的是 $S e t u p 4$ 检查。以下是此最严格检查的路径报告。请注意，数据发起时钟沿为 $15 n s$ ，捕获时钟沿为 $20 n s$ 。

与建立时间检查相似，也有四种可能的保持时间检查。图8-26展示了最严格的保持时间检查，以确保在 $0 n s$ 的保持时间捕获沿不会捕获到在 $0 n s$ 发起的数据。以下是保持时间检查的时序报告：

一般而言，设计者可能会指定从快速时钟域到慢速时钟域的数据路径为一个多周期路径。如果将数据路径的建立时间检查放松到对于快速时钟域的两个时钟周期，以下指定将包含在多周期路径的设置当中：

set_multicycle_path 2 -setup \
	-from [get_clocks CLKP] -to [get_clocks CLKM] -start
	
set_multicycle_path 1 -hold \
	-from [get_clocks CLKP] -to [get_clocks CLKM] -start
# The -start option refers to the launch clock and is
# the default for a multicycle hold.

在这种情况下，图8-27展示了用来建立时间和保持时间检查的时钟沿。-start选项指定了单位发起时钟周期(这里是 $C L K P$ )中所包含的时钟周期数目(这里是 $2$ )。约束多周期建立时间为 $2$ 会将发起沿移动到默认发起沿之前的一个时钟沿，即在 $10 n s$ 而不是默认的 $15 n s$ 处。多周期保持时间约束确保了在 $0 n s$ 处发起沿发起的数据，不会被 $0 n s$ 处的捕获沿捕获到。