Yuxin_Yu的博客

Verilator可将硬件描述语言Verilog/SystemVerilog编译成优化后的支持多线程的高级语言C++/SystemC模型，通过在高级语言中例化硬件描述语言，进而使用高级语言的特性实现对Verilog/SystemVerilog的验证。简单来说，Verilator对Verilog/SystemVerilog等硬件描述语言添加了一个基于C++/SystemC的wrapper，而后借助C++和Verilator的特定库实现对Verilog/SystemVerilog的高效仿真。

vivado中BOARD_PIN使用说明

文章目录1.问题描述2.解决方法1.问题描述 使用vscode进行远程开发是非常方便的方法之一，在7月份更新了1.58.1版本后，发现之前配置好的SSH远程连接一直连不上，报错示意图就不贴了，反正就是一直卡在输入密码处。2.解决方法 使用其他的工具连接远程服务器，将当前用户目录下的隐藏文件夹.vscode-server夹删除即，而后vscode在使用ssh连接时会重新安装该服务，可正常连接。...

文章目录1.问题描述2.解决方案1.问题描述 在日常的FPGA开发中，ddr常用于对大量数据的存储，在对ddr的仿真过程中，常采用的是官方提供的ddr3_model.sv模块，简单方便。前段时间采用其进行仿真时，出现了app_rdy在进行短暂的读取数据后，一直置低，并且信息窗口报错如下 因为这个问题卡了我好多天，一直得不到解决，后面直接放下，转而去解决其他问题了，近来项目整合，不得不解决问题。于是乎到处问，最后得到一位南理工的同行指点，才算是解决了问题，特此记录在此，给后人排坑。2.解决方案 给

快速定位1、运算模块2、测试模块3、仿真结果4、总结 在前一篇文章中提到了除法器模块的状态机实现，状态机实现可以使用最少的资源实现除法功能，随之带来的是每次只能运算一次结果，下一次除法运算需要等上一个运算结束后进行，而流水线模式则很好的避免了这个问题，可以连续输入需要运算的数据，运算结果流水输出，缺点是需要大量的逻辑资源，也就是所谓的面积换速度，运算原理相同，无符号除法器减法实现方式，流水线实现的模块如下1、运算模块/******************************************

目录1、除法原理2、除法代码3、测试代码及结果4、总结 在FPGA的开发过程当中，常见的加，减，乘都可以直接用对应的符号表示，用时序逻辑实现，而除法的运算不能直接使用"/" 符号，基于当除数为2的幂次方时，可以用简单的移位符号 ">>"实现,当除数任意时，就需要使用额外的IP模块，固定的算法实现了，除法算法分为两类，分别是基于减法操作和基于乘法操作的算法。此处使用基于减法操作实现除法。1、除法原理 对于位宽为N位的无符号除法，被除数a除以除数b，他们的商和余数一定不会超过N位。除法计算的步

目录Modelsim 10.7安装及问题解决1、软件安装过程2、遇到的问题及解决Modelsim 10.7安装及问题解决1、软件安装过程2、遇到的问题及解决

快速定位自定义移位寄存器模块Verilog代码Testbench文件仿真结果自定义移位寄存器模块前几日想着整理下之前写的FPGA图像处理的一些模块，如高斯滤波、边沿检测，形态学滤波等的模块，重新巩固下相关的知识点，为秋招做准备，其中图像处理中涉及到的一个很重要的IP就是移位寄存器，之前接触的代码都是使用的是软件自带的IP，想着还是自己写个来的实在，故在昨晚运动完后，花了几十分钟写了下代码并仿真。特记录在此。Verilog代码/*************************************