VIVADO时钟IP核的功能验证

一、ZYBO Z7时钟资源简介

7系列的FPGA使用了专用的全局（global）和区域（Regional）时钟资源来管理和设计不通的时钟需求。全局时钟可以为整片FPGA芯片提供时钟资源，包括I/O资源、RAM资源、逻辑资源。而区域时钟只能为其所在区域提供时钟信号。CMT提供了时钟的合成、倾斜校正和过滤抖动等功能。Clock Region将整个FPGA分割成了多个区域，用于使用不同或相同的时钟信号。Clock Backbone为全时钟线，贯穿整片FPGA，将FPGA分成左右两个部分。行时钟总线HROW将每一个。Clock Region分成上下完全一致的两个部分，BUFG在控制区域始终的时候没有自己的专用通道，而是通过行时钟传送时钟信号。Zynq-Z7020包括了4个CMT，每个CMT各包含一个MMCM和一个PLL，可以产生精确的频率和相位。

 

ZYBO Z7芯片为PS提供了33.3333MHz的时钟输入，为PS的子系统提供时钟。33.3333MHz的时钟输入允许处理器的时钟时钟频率工作在667MHz，DDR3存储控制器最大频率工作在最大频率667MHz。

芯片的PS部分拥有专用的PLL，最多能够产生4种参考时钟，每种时钟的频率都可以设定，并为PL中的自定义逻辑单元提供时钟信号。除此之外，Zybo Z7还提供了一个外部的125MHz的参考时钟，可以直接通过K17管脚了PL相连。外部输入时钟使得PL部分的时钟信号可以完全独立于PS，这对于不需要运用到处理器的简单应用是非常有用的。 
PS部分的任意4种参考时钟或者是外部125MHz的时钟都可以作为PS部分时钟的输入。时钟输入关系如下图所示。

二、MMCM/PLL IP核简介

锁相环作为一种反馈控制电路，其特点是利用外部输入的参考信号控制环路内部震荡信号的频率和相位。因为锁相环可以实现输出信号频率对输入信号频率的自动跟踪，所以锁相环通常用于闭环跟踪电路。锁相环在工作的过程中，当输出信号的频率与输入信号的频率相等时，输出电压与输入电压保持固定的相位差值MMCM的功能比PLL更加灵活，MMCM能够对时钟的相位进行动态调整，而PLL则不具备这个功能。

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MMCM/PLL 的参考时钟输入可以是 IBUFG(CC)即具有时钟能力的 IO 输入、区域时钟 BUFR、全局时钟 BUFG、GT 收发器输出时钟、行时钟 BUFH等。在最多的情况下，MMCM/PLL 的参考时钟输入都是来自 IBUFG(CC)即具有时钟能力的 IO 输入。MMCM/PL