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原创 Vivado安装System Generator不支持新版Matlab解决方法
本文介绍了一种解决Vivado不支持新版Matlab的问题的方法。由于Vivado只支持最近两年的三个版本的Matlab,例如Vivado 2018.3仅支持Matlab 2017a、2017b和2018a,因此对于更新版本的Matlab,需要进行一些手动配置,编辑Vivado安装目录下的ml_supported.xml文件,添加对新版Matlab的支持。
2024-12-17 16:44:23
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原创 Xilinx FPGA 原语解析(三):OBUFDS差分输出缓冲器(示例源码及仿真)
OBUFDS是一个支持低压差分信号的单输出缓冲器,用于将单端信号转换为差分信号,适用于需要差分信号驱动的应用场景,如高速数据传输和时钟信号传递。本文将对其进行使用说明,实例化代码模版获取及参数说明,提供使用示例设计代码和仿真代码。
2024-09-04 22:01:26
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原创 Xilinx FPGA 原语解析(二):IBUFDS差分输入缓冲器(示例源码及仿真)
IBUFDS是一个支持低压差分信号的输入缓冲器的使用说明,实例化代码模版获取及参数说明,使用示例设计代码和仿真代码。
2024-09-04 18:39:37
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原创 Xilinx FPGA 原语解析(一):IBUFDS_GTE3 差分时钟输入缓冲器
Xilinx FPGA提供了IBUFDS_GTE3原语,一种专为高速应用设计的差分时钟输入缓冲器。本文将详细介绍IBUFDS_GTE3的参数配置、端口连接和实例化。
2024-08-03 22:14:56
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原创 高速总线概述(二):高速总线技术要点(比特流高速数据传输,编、解码、CRC校验及扰码结构,链路同步)
读 嵌入式高速串行总线技术 基于FPGA实现与应用_张峰 记高速串行总线技术技术点(1)采用串行比特流实现高速数据传输,数据以帧格式进行传输,以帧头(SOF)、帧尾(EOF)界定数据边界。(2)含有编、解码、CRC校验及扰码结构,如8B/10B、64B/66B、64B/67B等,通常含有加扰码(Srambing)以及CRC校验功能。(3)具有链路同步功能。
2024-08-02 11:58:40
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原创 基于STM32F103C8T6最小系统原理图
STM32F103C8T6 最小系统外围电路主要包括电源电路、 滤波电路、时钟电路、BOOT启动电路、SWD程序下载调试电路及复位电路。
2024-07-30 22:54:08
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原创 高速总线概述(一):总线分类
因此,基于比特流的高速串行通信总线,如PCIE总线在PC领域得到广泛应用。在工业和嵌入式应用领域,出现了FC、SRIO、Aurora等多种协议标准,针对ADC、DAC专用接口,也出现了JESD204协议代替传统的LVCMOS电平、多位数据并行的ADC、DAC接口方式。可以按照传输速率、连接类型、适用范围、应用领域、使用环境、传输方式等多种方式进行分类,FPGA利用内嵌的高速串行收发器GTX可实现多种高速串行总线接口,可以购买各种高速串行总线IP核直接使用,也可自己理解协议编写高速串行总线的IP核。
2024-07-30 22:30:03
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原创 Vivado如何打开 Address Editor 编辑对应的总线接口地址空间映射
本文仅为记录在学习AXI4总线过程中vivado的使用技巧,以及记录Address Editor 使用方法;1.Address Editor(地址编辑器)简介(GPT)Address Editor(地址编辑器)用于管理和配置FPGA设计中的IP核和外设的地址空间。它允许设计者指定每个IP核或外设在FPGA的物理地址范围内的具体位置和大小。不同的 IP 核和内存资源需要映射到特定的地址空间。
2024-07-27 16:15:20
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原创 如何在Labview中添加自定义动态控件(旋转风扇控件)
使用labview做了一个自定义的labview控件。png格式图片和gif图片要分辨率一样,图片大小尽量低于1M大小。最终效果如下,鼠标点击来切换布尔元件(风扇)状态。布尔状态0图片项替换为之前的png格式图片导入。布尔状态1图片项替换为之前的gif格式图片导入。
2024-06-12 23:23:12
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原创 如何在 Proteus 中添加 esp32 库进行仿真
最近有人问到如何使用proteus进行ESP32仿真,然后自己去查阅了很多资料进修了一下,整理了出这篇文章,分享一下如何将ESP32库添加到proteus中并进行仿真。
2024-06-06 22:28:25
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原创 FPGA深入浅出IP核学习(一)-- vivado中clk IP MMCM核的使用
本文简单介绍了MMCM的原理,并通过调用 MMCM IP 核输出四路不同频率、相位或者占空比的时钟。
2024-06-05 22:09:28
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原创 FPGA实战学习笔记(二):按键控制LED
本次实验使用4个按键来控制4颗LED灯,没有按键被按下时,4颗LED保持常灭;如果按键 KEY0被按下, LED灯从低位到高位流水;如果按键KEY1被按下,LED灯从高位到低位流水;如果按键 KEY2被按下,LED灯交替闪烁;KEY3被按下,LED灯常亮。
2024-06-01 23:14:09
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原创 FPGA学习笔记(三):分频器电路---奇数分频器设计
在FPGA的设计中,由于板卡的晶振一般是固定的,而对于一些工程而言晶振时钟并不是都能满足设计需求,所以在项目设计中我们经常使用分频器对输入时钟进行分频,本文主要针对奇数分频器的进行设计。
2024-05-21 18:18:47
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原创 FPGA学习笔记(三):分频器电路---偶数分频器设计
在FPGA的设计中,由于板卡的晶振一般是固定的,而对于一些工程而言晶振时钟并不是都能满足设计需求,所以在项目设计中我们经常使用分频器对输入时钟进行分频,本文主要针对偶数分频器的进行设计。
2024-05-20 23:30:42
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原创 FPGA学习笔记(二):上升沿、下降沿和双边沿检测电路(时序逻辑)
在复杂的逻辑设计中,很多情况我们都需要检测信号的跳变。如果一个信号发生跳变,则逻辑给出一个指示,这个指示用来控制其他信号的动作,这种情况就需要有一个边沿检测电路,本文主要采用时序逻辑设计思想来设计边沿检测电路。
2024-05-19 11:28:04
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原创 FPGA学习笔记(二):上升沿、下降沿和双边沿检测电路(组合逻辑)
在复杂的逻辑设计中,很多情况我们都需要检测信号的跳变。如果一个信号发生跳变,则逻辑给出一 个指示,这个指示用来控制其他信号的动作,这种情况就需要有一个边沿检测电路,本文主要采用组合逻辑设计思想来设计边沿检测电路。
2024-05-19 10:10:36
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原创 FPGA学习笔记(一):计数器
计数器是逻辑设计中非常常用的一个时序电路,计数器是由寄存器和加法器组成的,使用计数器可以实现使用计数器可以对脉冲的个数计数,以实现测量、计数、分频和控制的功能。
2024-05-17 23:06:06
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原创 Vivado2017.4与Notepad++的关联方法
本文介绍了Vivado和Notepad++关联使用在FPGA开发和编程过程中的好处,并具体展示了如何进行Vivado和Notepad++的关联方法。
2024-03-24 21:09:52
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智能温控鱼缸手机APP inventor设计的APP
2024-07-28
基于STM32的汽车电压指示器设计与实现(微机原理课程设计)
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基于STM32和ADS1256的高精度数据采集系统设计(电压采集、流量采集)毕业答辩论文PPT
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C语言学生成绩管理系统(信息可保存读取txt文件)
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学生成绩录入管理系统C语言
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Proteus仿真中的添加的ESP库模型文件
2024-06-06
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