ad7606的八通道modelsim仿真

最新推荐文章于 2024-03-19 16:06:43 发布
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分类专栏： verilog modelsim 文章标签： Verilog modelsim ad7606
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ad7606的八通道modelsim仿真

解决的疑问主要有一下几点：
（1）之前一直困惑于如何确定AD的采样频率，后来在朋友的提示下，在程序中加入了定时器，每50us读取一次数据，实现采样频率变为20K。
（2）对ad_reset信号，之前一直以为计数器记满之后，会自动复位，似的该信号会马上变为高电平，仿真后才发现并未如此，满量程的计数器将会一直保持在ff的状态，使得ad-reset信号保持为低，也就进入了循环采样的状态。cnt计数器只是对ad复位进行操作，这正决定采样频率的是cnt50us计数器。
（3）使用$random函数模拟采样信号，使得仿真结果更真实可观。

ad的采样程序如下：

`timescale 1ns / 1ns
//
// Module Name:    ad7606 
//
module ad7606(
   input                clk,                  //50mhz
    input               rst_n,

    input [15:0]        ad_data,            //ad7606 采样数据
    input               ad_busy,            //ad7606 忙标志位
   input                first_data,         //ad7606 第一个数据标志位  

    output [2:0]        ad_os,              //ad7606 过采样倍率选择
    output reg          ad_cs,              //ad7606 AD cs
    output reg          ad_rd,              //ad7606 AD data read
    output reg          ad_reset,           //ad7606 AD reset
    output reg          ad_convstab,         //ad7606 AD convert start

    output reg [15:0] ad_ch1,              //AD第1通道的数据
    output reg [15:0] ad_ch2,              //AD第2通道的数据
    output reg [15:0] ad_ch3,              //AD第3通道的数据
    output reg [15:0] ad_ch4,              //AD第4通道的数据
    output reg [15:0] ad_ch5,              //AD第5通道的数据
    output reg [15:0] ad_ch6,              //AD第6通道的数据
    output reg [15:0] ad_ch7,              //AD第7通道的数据
    output reg [15:0] ad_ch8,              //AD第8通道的数据  
   output reg [3:0]  state
    //output reg [3:0] cnt

    );



reg [7:0] cnt = 0 ;
reg [15:0] cnt50us = 0;
reg [5:0] i;
//reg [3:0] state;

parameter IDLE=4'd0;
parameter AD_CONV=4'd1;
parameter Wait_1=4'd2;
parameter Wait_busy=4'd3;
parameter READ_CH1=4'd4;
parameter READ_CH2=4'd5;
parameter READ_CH3=4'd6;
parameter READ_CH4=4'd7;
parameter READ_CH5=4'd8;
parameter READ_CH6=4'd9;
parameter READ_CH7=4'd10;
parameter READ_CH8=4'd11;
parameter READ_DONE=4'd12;
//parameter display=4'd13;

assign ad_os=3'b000;  //无过采样

//ad复位
always@(posedge clk)
 begin
    if(cnt<8'hff) begin
        cnt<=cnt+1;
        ad_reset<=1'b1;
      end
      else
        ad_reset<=1'b0;  //计数器达到ff后停止，ad_reset恒为零     
   end

//使用定时器来设置采样频率
always @(posedge clk or negedge rst_n) //每50us读取一次数据，ad的采样率为20K
    begin
        if(rst_n == 0)
            cnt50us <= 0;
        else begin 
            if(cnt50us < 16'd2499)
                begin
                    cnt50us <= cnt50us + 1;
                end
            else
                cnt50us <= 0;
            end
    end

always @(posedge clk) 
 begin
     if (ad_reset==1'b1) begin   //初始化ad
             state<=IDLE; 
             ad_ch1<=0;
             ad_ch2<=0;
             ad_ch3<=0;
             ad_ch4<=0;
             ad_ch5<=0;
             ad_ch6<=0;
             ad_ch7<=0;
             ad_ch8<=0;
             ad_cs<=1'b1;
             ad_rd<=1'b1; 
             ad_convstab<=1'b1;   //8通道同步采样
             i<=0;
     end         
     else begin
          case(state)     //need time:(20+2+5+1+3*8+1)*20ns=1060ns, fmax=1/1060ns=1MHZ
          IDLE: begin
                 ad_cs<=1'b1;
                 ad_rd<=1'b1; 
                 ad_convstab<=1'b1; 
                 if(i==20) begin        //延时20个时钟后开始转换
                     i<=0;           
                     state<=AD_CONV;
                 end
                 else 
                     i<=i+1'b1;
          end
          AD_CONV: begin       
                 if(i==2) begin                        //等待2个lock，convstab的下降沿最少为25ns，故至少需要两个时钟
                     i<=0;           
                     state<=Wait_1;
                     ad_convstab<=1'b1;                      
                 end
                 else begin
                     i<=i+1'b1;
                     ad_convstab<=1'b0;                     //启动AD转换
                 end
          end
          Wait_1: begin            
                 if(i==5) begin                           //等待5个clock, 等待busy信号为高(tconv)
                     i<=0;
                     state<=Wait_busy;
                 end
                 else 
                     i<=i+1'b1;
          end        
          Wait_busy: begin            
                 if(ad_busy==1'b0) begin                    //等待busy为低电平  即转换之后读取模式
                     i<=0;           
                     state<=READ_CH1;
                 end
          end
          READ_CH1: begin 
                 ad_cs<=1'b0;                              //cs信号有效  直到读取8通道结束
                 if(i==3) begin                            // 低电平持续3个时钟，完成通道1的读入
                     ad_rd<=1'b1;
                     i<=0;
                     ad_ch1<=ad_data;                        //读CH1
                     state<=READ_CH2;                
                 end
                 else begin
                     ad_rd<=1'b0;   
                     i<=i+1'b1;
                 end
          end
          READ_CH2: begin 
                 if(i==3) begin
                     ad_rd<=1'b1;
                     i<=0;
                     ad_ch2<=ad_data;                        //读CH2
                     state<=READ_CH3;                
                 end
                 else begin
                     ad_rd<=1'b0;   
                     i<=i+1'b1;
                 end
          end
          READ_CH3: begin 
                 if(i==3) begin
                     ad_rd<=1'b1;
                     i<=0;
                     ad_ch3<=ad_data;                        //读CH3
                     state<=READ_CH4;                
                 end
                 else begin
                     ad_rd<=1'b0;   
                     i<=i+1'b1;
                 end
          end
          READ_CH4: begin 
                 if(i==3) begin
                     ad_rd<=1'b1;
                     i<=0;
                     ad_ch4<=ad_data;                        //读CH4
                     state<=READ_CH5;                
                 end
                 else begin
                     ad_rd<=1'b0;   
                     i<=i+1'b1;
                 end
          end
          READ_CH5: begin 
                 if(i==3) begin
                     ad_rd<=1'b1;
                     i<=0;
                     ad_ch5<=ad_data;                        //读CH5
                     state<=READ_CH6;                
                 end
                 else begin
                     ad_rd<=1'b0;   
                     i<=i+1'b1;
                 end
          end
          READ_CH6: begin 
                 if(i==3) begin
                     ad_rd<=1'b1;
                     i<=0;
                     ad_ch6<=ad_data;                        //读CH6
                     state<=READ_CH7;                
                 end
                 else begin
                     ad_rd<=1'b0;   
                     i<=i+1'b1;
                 end
          end
          READ_CH7: begin 
                 if(i==3) begin
                     ad_rd<=1'b1;
                     i<=0;
                     ad_ch7<=ad_data;                        //读CH7
                     state<=READ_CH8;                
                 end
                 else begin
                     ad_rd<=1'b0;   
                     i<=i+1'b1;
                 end
          end
          READ_CH8: begin 
                 if(i==3) begin
                     ad_rd<=1'b1;
                     i<=0;
                     ad_ch8<=ad_data;                        //读CH8
                     state<=READ_DONE;               
                 end
                 else begin
                     ad_rd<=1'b0;   
                     i<=i+1'b1;
                 end
          end
          READ_DONE:begin                                 //完成读，回到idle状态
                     ad_rd<=1'b1;    
                     ad_cs<=1'b1;
                     if(cnt50us == 16'd2499)                      //不加此条件，则ad完成一次读取需1280ns，采样频率781.25K，但需注意ad每通道的追高采样只能为200K
                        state<=IDLE;
                    else
                        state<=READ_DONE;
          end       
          default:  state<=IDLE;
          endcase   
    end   

 end

endmodule

仿真测试程序如下：

`timescale 1 ns/ 1 ns
module ad7606_vlg_tst();
// constants                                           
// general purpose registers

// test vector input registers
reg ad_busy;
reg [15:0] ad_data;
reg clk;
reg first_data;
reg rst_n;
// wires                                               
wire [15:0]  ad_ch1;
wire [15:0]  ad_ch2;
wire [15:0]  ad_ch3;
wire [15:0]  ad_ch4;
wire [15:0]  ad_ch5;
wire [15:0]  ad_ch6;
wire [15:0]  ad_ch7;
wire [15:0]  ad_ch8;
wire ad_convstab;
wire ad_cs;
wire [2:0]  ad_os;
wire ad_rd;
wire ad_reset;
wire [3:0] state;

// assign statements (if any)                          
ad7606 i1 (
// port map - connection between master ports and signals/registers   
    .ad_busy(ad_busy),
    .ad_ch1(ad_ch1),
    .ad_ch2(ad_ch2),
    .ad_ch3(ad_ch3),
    .ad_ch4(ad_ch4),
    .ad_ch5(ad_ch5),
    .ad_ch6(ad_ch6),
    .ad_ch7(ad_ch7),
    .ad_ch8(ad_ch8),
    .ad_convstab(ad_convstab),
    .ad_cs(ad_cs),
    .ad_data(ad_data),
    .ad_os(ad_os),
    .ad_rd(ad_rd),
    .ad_reset(ad_reset),
    .clk(clk),
    .first_data(first_data),
    .rst_n(rst_n),
    .state(state)
    //.cnt(cnt)
);
initial                                                
    begin                                                  
        ad_busy = 0;
        first_data = 0;
        clk = 0;
        forever             //50MHz
        #10
        clk = ~clk;                                                                                                                                            
        $display("Running testbench");                       
   end  
initial
    begin
      rst_n = 1;
      #10;
      rst_n = 0;
      #20;
      rst_n = 1; 
    end

always@(posedge clk)                        
    begin                                                  

      ad_data <= $random;      //使用随机数模拟采样信号        

    end  

endmodule

仿真结果如下：
仿真结果，每5000ns读取一次数据

ad程序的状态图如下：这里写图片描述

yy2122
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AD7606+SPI+stm32。
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09-05
随着集成电路的迅速发展，近年来出现了各种真有效值 AC/DC转换器。美国AD公司的AD736是其中非常典型的一种。
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03-19 1014
t1：CONVSTA/B上升沿启动后BUSY需要最多40ns才拉高，即用户开启转换后需要等40ns再去读忙信号。：驱动ADC芯片模拟信号转换为数字信号的引脚，A负责控制低四个通道的转换，B负责高四个通道。采样是8通道同步采样的，但采样值是一个一个通道传递出来的。8. 量化 编码：将电压值转化为数字量，积分型、SDR等。：第一通道数据指示信号，表示当前读出的数据为第一通道数据。：并行、串行、字节选择，我们选择并行，设置为0.：待机模式控制，低电平进入待机模式。：复位，高有效，持续50ns以上。
AD797放大电路设计总结：电容增加有必要吗？
08-08
AD797(＄5.0160)作为顶级运放，想必许多烧友并不陌生。可是在应用中有时也经常会出一些状况。 最常见的状况就是：高频突出，而低频不足。 高频突出表现在听感上，那就是：空气感非常好，声音很“抓人”；低频不足体现在听感上，不仅仅是低频量感变差，更反映在低频段的分辨率变差。出现这种情况，如果不做深究，可能就会以为这是AD797本身的音色。
基于AD9220的高速模数转换电路的设计与实现
02-03
基于AD9220的高速模数转换电路的设计与实现、电子技术,开发板制作交流
智能门锁-STM32F103ZET6工程-v3.0.zip
05-26
基于STM32F103ZET6设计的智能门锁。 支持微信小程序开锁关锁、支持刷卡开锁、支持蓝牙自动解锁、支持按键开锁关锁、锁采用步进电机模拟(正传和反转表示开锁和解锁)。 对应的设计文档看这里：https://blog.csdn.net/xiaolong1126626497/article/details/117305333 因为需要用到腾讯云物联网平台，需要参考设计文档把腾讯云物联网平台配置好，把小程序配置好即可。 项目制作步骤： （1）登录腾讯云物联网平台 （2）创建好产品，设备，配好微信小程序（参考设计这份项目的博客介绍） （3）MQTT客户端模拟上云测试 （4）修改STM32源码里的MQTT三元组信息（main.c代码最上面有注释，修改即可）。 （5）买好相应的硬件模块。（参考设计这份项目的博客介绍） （6）编译STM32代码。 （7）下载代码到单片机。 （8）进行项目功能测试。 （9）项目开发完成。
AD7606串行和并行采集源码和仿真
05-09
AD7606串行和并行采集源码和仿真
STM32F407-基于AD7606进行多路数据采集
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如何心安理得的在老板眼皮下摸鱼
11-10 1万+
1.原理图 2.管脚定义 2.1OS2,OS1,OS0 查阅数据手册 这三个管脚组合控制过采样模式。 000 表示无过采样，最大 200Ksps 采样速率。 001 表示 2 倍过采样， 也就是硬件内部采集 2 个样本求平均。 010 表示 4 倍过采样， 也就是硬件内部采集 4 个样本求平均。 011 表示 8 倍过采样， 也就是硬件内部采集 8 个样本求平均。 100 表示 16 倍过采样， 也就是硬件内部采集 16 个样本求平均。 101 表示 32 倍过采样..
AD7606的RTL模块与VIVADO行为级仿真
weixin_45560089的博客
12-15 1227
以前写过一个AD7606数据采集的模块，支持最大8片AD，64路的AD数据采集，今天，对这个模块进行一下仿真
8通道adc，ad7606b与fpga采数模块的设计
u012761728的博客
06-28 5660
本设计采用8通道adc7606b的硬件模式，并行输出模式。 ad7606b硬件电路图部分如下 adc并行模式时序图如下，截自datasheet， 根据硬件电路与时序图写出verilog代码，modelsim仿真后用quartus编译综合。 module design_8ad( input clk, input rst_n, output [2:0] os, output reg adc_cvt, output adc_rst, output reg rd, output.
AD7606时序控制及PWM输出Verilog代码Quartus仿真
xiakunpei123的博客
01-04 977
代码功能： AD7606B输入,(4800-输入)/8(仿真时=学号后 3位),PWM输出(600=100%) 每位交一个pdf文档,包括方案分析(联系应用)、FPGA连线 图、VHD文件(含注释)、编译报告、完整功能仿真结果(详 加说明)、亮点(研究性内容)、参考文献(规范引用)。
串口和并口
04-26
描述串口与并口的区别.以及come口等。
stm32的HAL库硬件SPI驱动AD7606全速SPI 硬件开发 - 单片机.zip
10-11
stm32的HAL库硬件SPI驱动AD7606全速SPI 硬件开发 - 单片机.zip
4-20MA典型应用
12-07
两线制4-20mA信号隔离器：（ISO 4-20mA）　　ISO 4-20mA电流环隔离芯片是单片两线制隔离接口芯片，该IC内部包含有电流信号调制解调电路、信号耦合隔离变换电路等。很小的输入等效电阻，使该IC的输入电压达到超宽范围（7.5—32V），以满足用户无需外接电源而实现信号远距离、无失真传输的需要。内部的陶瓷基板、印刷电阻工艺及新技术隔离措施使器件能达到3KVDC绝缘电压和工业级宽温度、潮湿、震动的现场恶劣环境要求。ISO 4-20mA系列产品使用非常方便无需外接任何元件即可实现4-20mA电流环隔离或信号一进二出、二进二出等变换功能。　　两线制4-20mA信号隔离调理器：（ISO 4
数据采集和串口通信Verilog程序
05-04
该程序在Modelsim下调试通过，压缩包内包含Modelsim的工程和配置文件。把代码拷贝到Quartus内可以直接编译下载。 本程序的主要功能是在收到上位机的ASK信号后通过串口发送采集到的数据。数据为100个点的1/0状态，按串口协议发13个字节。
基于FPGA乒乓球游戏机Verilog设计(源码+报告).zip
03-31
本文使用 FPGA 芯片来模拟实际的乒乓球游戏。本设计是基于 Altera 公司的 FPGA Cyclone II 芯片 EP2C5T144C8 的基础上实现，运用 Verilog HDL 语言编程，在 Quartus II 软件上进行编译、仿真，最终在开发板上成功实现下载和调试。
基于Verilog的ad7606的8通道并行同步采样，采样率可调，modelsim仿真通过
04-17
基于Verilog的ad7606的8通道并行同步采样，20K采样率（可调)，modelsim仿真通过,包含仿真结果图
Modelsim-Altera 使用技巧总结（三）
08-04
软件使用版本：Quartus II 13.0+Modelsim_Altera10.1d ...工程使用例程：tcd1209+ad9945，verilog HDL设计 撰写人：Strive_JP 参考资料：《ModelSim高级使用进阶_1_do文件和批处理文件使用_Camp》
Modelsim-Altera 使用技巧总结（二）
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ad7606 verilog驱动仿真
07-17
您好！对于ad7606的Verilog驱动仿真，您可以按照以下步骤进行操作： 1. 首先，您需要编写一个ad7606的Verilog模块，该模块应该包含对ad7606芯片的驱动和控制逻辑。这个模块应该能够与仿真环境进行交互，例如通过输入输出端口与仿真器进行通信。 2. 接下来，您可以使用一种Verilog仿真器，如ModelSim、VCS等，来运行您的仿真。安装并配置好仿真器后，您可以创建一个仿真测试台，并将ad7606模块实例化为其中的一个组件。 3. 在仿真测试台中，您可以为ad7606模块提供输入信号，例如时钟、复位信号、数据输入等。您还可以在仿真过程中读取ad7606模块的输出信号，例如数据输出、状态信号等。 4. 编写仿真测试案例，通过向ad7606模块提供合适的输入信号，并验证模块的输出信号是否符合预期。您可以根据ad7606的规格书和datasheet来编写测试案例，覆盖模块的各种工作模式和边界条件。 5. 运行仿真，并观察模块的行为是否符合预期。您可以使用仿真器提供的波形查看工具来查看信号的波形，以及调试模块的功能和性能。 需要注意的是，ad7606是一个具体的芯片，其驱动逻辑和仿真方法可能因具体的设计需求而异。上述步骤仅供参考，您可能需要根据具体情况进行适当的调整和修改。 希望对您有所帮助！如果您还有其他问题，请随时提问。

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