ad7606驱动及仿真

最新推荐文章于 2024-10-04 17:29:50 发布
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版权声明：本文为博主原创文章，遵循 CC 4.0 BY-SA 版权协议，转载请附上原文出处链接和本声明。
本文链接：https://blog.csdn.net/zh6817719/article/details/79895323
版权
本文介绍了一种AD7606 ADC模块的接口设计方法，并通过Verilog HDL进行了详细实现。该设计利用50MHz时钟源进行采样，实现了对8个通道的同步采样及数据读取。同时，提供了完整的仿真测试程序和结果，验证了设计的有效性和可行性。
摘要由CSDN通过智能技术生成 


`timescale 1ns / 1ns
//
// Module Name:    ad7606 
//
module ad7606(
   input                clk,                  //50mhz
    input               rst_n,

    input [15:0]        ad_data,            //ad7606 采样数据
    input               ad_busy,            //ad7606 忙标志位
   input                first_data,         //ad7606 第一个数据标志位  

    output [2:0]        ad_os,              //ad7606 过采样倍率选择
    output reg          ad_cs,              //ad7606 AD cs
    output reg          ad_rd,              //ad7606 AD data read
    output reg          ad_reset,           //ad7606 AD reset
    output reg          ad_convstab,         //ad7606 AD convert start

    output reg [15:0] ad_ch1,              //AD第1通道的数据
    output reg [15:0] ad_ch2,              //AD第2通道的数据
    output reg [15:0] ad_ch3,              //AD第3通道的数据
    output reg [15:0] ad_ch4,              //AD第4通道的数据
    output reg [15:0] ad_ch5,              //AD第5通道的数据
    output reg [15:0] ad_ch6,              //AD第6通道的数据
    output reg [15:0] ad_ch7,              //AD第7通道的数据
    output reg [15:0] ad_ch8,              //AD第8通道的数据  
   output reg [3:0]  state
    //output reg [3:0] cnt

    );



reg [7:0] cnt = 0 ;
reg [15:0] cnt50us = 0;
reg [5:0] i;
//reg [3:0] state;

parameter IDLE=4'd0;
parameter AD_CONV=4'd1;
parameter Wait_1=4'd2;
parameter Wait_busy=4'd3;
parameter READ_CH1=4'd4;
parameter READ_CH2=4'd5;
parameter READ_CH3=4'd6;
parameter READ_CH4=4'd7;
parameter READ_CH5=4'd8;
parameter READ_CH6=4'd9;
parameter READ_CH7=4'd10;
parameter READ_CH8=4'd11;
parameter READ_DONE=4'd12;
//parameter display=4'd13;

assign ad_os=3'b000;  //无过采样

//ad复位
always@(posedge clk)
 begin
    if(cnt<8'hff) begin
        cnt<=cnt+1;
        ad_reset<=1'b1;
      end
      else
        ad_reset<=1'b0;  //计数器达到ff后停止，ad_reset恒为零     
   end

//使用定时器来设置采样频率
always @(posedge clk or negedge rst_n) //每50us读取一次数据，ad的采样率为20K
    begin
        if(rst_n == 0)
            cnt50us <= 0;
        else begin 
            if(cnt50us < 16'd2499)
                begin
                    cnt50us <= cnt50us + 1;
                end
            else
                cnt50us <= 0;
            end
    end

always @(posedge clk) 
 begin
     if (ad_reset==1'b1) begin   //初始化ad
             state<=IDLE; 
             ad_ch1<=0;
             ad_ch2<=0;
             ad_ch3<=0;
             ad_ch4<=0;
             ad_ch5<=0;
             ad_ch6<=0;
             ad_ch7<=0;
             ad_ch8<=0;
             ad_cs<=1'b1;
             ad_rd<=1'b1; 
             ad_convstab<=1'b1;   //8通道同步采样
             i<=0;
     end         
     else begin
          case(state)     //need time:(20+2+5+1+3*8+1)*20ns=1060ns, fmax=1/1060ns=1MHZ
          IDLE: begin
                 ad_cs<=1'b1;
                 ad_rd<=1'b1; 
                 ad_convstab<=1'b1; 
                 if(i==20) begin        //延时20个时钟后开始转换
                     i<=0;           
                     state<=AD_CONV;
                 end
                 else 
                     i<=i+1'b1;
          end
          AD_CONV: begin       
                 if(i==2) begin                        //等待2个lock，convstab的下降沿最少为25ns，故至少需要两个时钟
                     i<=0;           
                     state<=Wait_1;
                     ad_convstab<=1'b1;                      
                 end
                 else begin
                     i<=i+1'b1;
                     ad_convstab<=1'b0;                     //启动AD转换
                 end
          end
          Wait_1: begin            
                 if(i==5) begin                           //等待5个clock, 等待busy信号为高(tconv)
                     i<=0;
                     state<=Wait_busy;
                 end
                 else 
                     i<=i+1'b1;
          end        
          Wait_busy: begin            
                 if(ad_busy==1'b0) begin                    //等待busy为低电平  即转换之后读取模式
                     i<=0;           
                     state<=READ_CH1;
                 end
          end
          READ_CH1: begin 
                 ad_cs<=1'b0;                              //cs信号有效  直到读取8通道结束
                 if(i==3) begin                            // 低电平持续3个时钟，完成通道1的读入
                     ad_rd<=1'b1;
                     i<=0;
                     ad_ch1<=ad_data;                        //读CH1
                     state<=READ_CH2;                
                 end
                 else begin
                     ad_rd<=1'b0;   
                     i<=i+1'b1;
                 end
          end
          READ_CH2: begin 
                 if(i==3) begin
                     ad_rd<=1'b1;
                     i<=0;
                     ad_ch2<=ad_data;                        //读CH2
                     state<=READ_CH3;                
                 end
                 else begin
                     ad_rd<=1'b0;   
                     i<=i+1'b1;
                 end
          end
          READ_CH3: begin 
                 if(i==3) begin
                     ad_rd<=1'b1;
                     i<=0;
                     ad_ch3<=ad_data;                        //读CH3
                     state<=READ_CH4;                
                 end
                 else begin
                     ad_rd<=1'b0;   
                     i<=i+1'b1;
                 end
          end
          READ_CH4: begin 
                 if(i==3) begin
                     ad_rd<=1'b1;
                     i<=0;
                     ad_ch4<=ad_data;                        //读CH4
                     state<=READ_CH5;                
                 end
                 else begin
                     ad_rd<=1'b0;   
                     i<=i+1'b1;
                 end
          end
          READ_CH5: begin 
                 if(i==3) begin
                     ad_rd<=1'b1;
                     i<=0;
                     ad_ch5<=ad_data;                        //读CH5
                     state<=READ_CH6;                
                 end
                 else begin
                     ad_rd<=1'b0;   
                     i<=i+1'b1;
                 end
          end
          READ_CH6: begin 
                 if(i==3) begin
                     ad_rd<=1'b1;
                     i<=0;
                     ad_ch6<=ad_data;                        //读CH6
                     state<=READ_CH7;                
                 end
                 else begin
                     ad_rd<=1'b0;   
                     i<=i+1'b1;
                 end
          end
          READ_CH7: begin 
                 if(i==3) begin
                     ad_rd<=1'b1;
                     i<=0;
                     ad_ch7<=ad_data;                        //读CH7
                     state<=READ_CH8;                
                 end
                 else begin
                     ad_rd<=1'b0;   
                     i<=i+1'b1;
                 end
          end
          READ_CH8: begin 
                 if(i==3) begin
                     ad_rd<=1'b1;
                     i<=0;
                     ad_ch8<=ad_data;                        //读CH8
                     state<=READ_DONE;               
                 end
                 else begin
                     ad_rd<=1'b0;   
                     i<=i+1'b1;
                 end
          end
          READ_DONE:begin                                 //完成读，回到idle状态
                     ad_rd<=1'b1;    
                     ad_cs<=1'b1;
                     if(cnt50us == 16'd2499)                      //不加此条件，则ad完成一次读取需1280ns，采样频率781.25K，但需注意ad每通道的追高采样只能为200K
                        state<=IDLE;
                    else
                        state<=READ_DONE;
          end       
          default:  state<=IDLE;
          endcase   
    end   

 end

endmodule

仿真测试程序如下：

`timescale 1 ns/ 1 ns
module ad7606_vlg_tst();
// constants                                           
// general purpose registers

// test vector input registers
reg ad_busy;
reg [15:0] ad_data;
reg clk;
reg first_data;
reg rst_n;
// wires                                               
wire [15:0]  ad_ch1;
wire [15:0]  ad_ch2;
wire [15:0]  ad_ch3;
wire [15:0]  ad_ch4;
wire [15:0]  ad_ch5;
wire [15:0]  ad_ch6;
wire [15:0]  ad_ch7;
wire [15:0]  ad_ch8;
wire ad_convstab;
wire ad_cs;
wire [2:0]  ad_os;
wire ad_rd;
wire ad_reset;
wire [3:0] state;

// assign statements (if any)                          
ad7606 i1 (
// port map - connection between master ports and signals/registers   
    .ad_busy(ad_busy),
    .ad_ch1(ad_ch1),
    .ad_ch2(ad_ch2),
    .ad_ch3(ad_ch3),
    .ad_ch4(ad_ch4),
    .ad_ch5(ad_ch5),
    .ad_ch6(ad_ch6),
    .ad_ch7(ad_ch7),
    .ad_ch8(ad_ch8),
    .ad_convstab(ad_convstab),
    .ad_cs(ad_cs),
    .ad_data(ad_data),
    .ad_os(ad_os),
    .ad_rd(ad_rd),
    .ad_reset(ad_reset),
    .clk(clk),
    .first_data(first_data),
    .rst_n(rst_n),
    .state(state)
    //.cnt(cnt)
);
initial                                                
    begin                                                  
        ad_busy = 0;
        first_data = 0;
        clk = 0;
        forever             //50MHz
        #10
        clk = ~clk;                                                                                                                                            
        $display("Running testbench");                       
   end  
initial
    begin
      rst_n = 1;
      #10;
      rst_n = 0;
      #20;
      rst_n = 1; 
    end

always@(posedge clk)                        
    begin                                                  

      ad_data <= $random;      //使用随机数模拟采样信号        

    end  

endmodule

仿真结果如下： 
仿真结果，每5000ns读取一次数据


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m0_69082048的博客
10-04 960
AD7606 支持 2 种时序转换， 由于我们采用的时串行 SPI 模式， 本身 SPI 读取数据就会耽误很多时间， 所以必须采用第二种工作时序， 才能确保 200Kbps 的采样率。空闲SCLK为高，CPOL为1 在SCLK第一个上升沿进行数据读取，CPHA为1。
AD7606时序控制及PWM输出Verilog代码Quartus仿真
xiakunpei123的博客
01-04 1187
代码功能： AD7606B输入,(4800-输入)/8(仿真时=学号后 3位),PWM输出(600=100%) 每位交一个pdf文档,包括方案分析(联系应用)、FPGA连线 图、VHD文件(含注释)、编译报告、完整功能仿真结果(详 加说明)、亮点(研究性内容)、参考文献(规范引用)。
AD7606驱动软件
06-16
AD7606的示例代码
AD7606驱动verilog_Verilog_源码_下载.zip
09-16
标题中的“AD7606驱动verilog_Verilog_源码_下载.zip”表明这是一个与数字信号处理相关的项目，具体来说是针对AD7606模数转换器（ADC）的Verilog实现。AD7606是一款高速、高精度、8位模拟到数字转换器，常用于数据...
AD7606驱动程序在Quartus平台的仿真应用
6. 文件名称列表中的"ad7606驱动及仿真.txt"表明存在一个文本文件，该文件可能包含有关如何在Vivado和Quartus平台上使用Verilog编写AD7606驱动程序及进行仿真的详细说明或代码片段。 综上所述，该资源涵盖了从硬件...
ad7606
kehui123的专栏
07-23 9101
AD7606的读取过程是首先要用mcu发一个convst信号给AD7606，然后AD7606转换完毕后，会发出一个busy信号通知单片机此时再启动spi去读取采样之后的值。值得注意的是在用串口读取的时候，MSB DB15是在CS的下降沿输出的，而DB14到DB0是在SCLK的上升沿输出的。这在datasheet的28页第二列页首那段有描述，如果您的SPI配置成SCLK的上升沿读取，DB15可能读取
ad7606 verilog驱动仿真
07-17
对于ad7606的Verilog驱动仿真，您可以按照以下步骤进行操作： 1. 首先，您需要编写一个ad7606的Verilog模块，该模块应该包含对ad7606芯片的驱动和控制逻辑。这个模块应该能够与仿真环境进行交互，例如通过输入输出...
AD7606，Verilog实现，FPGA
12-19
8通道，16位AD转换芯片AD7606使用Verilog实现，调试完成，可用
基于MSP430的8通道ADC采集芯片AD7606的并行驱动程序
08-15
基于MSP430的8通道16位同步ADC采集芯片AD7606的驱动程序，可根据宏定义选择电压输入范围为+-10V 或 +-5V，AD输出值为补码，可直接读取负电压。
ad7606-51单片机例程
10-20
AD7606芯片的51单片机C程序例程，（包含串行SPI总线驱动、8通道数据采集转换方式等）
FPGA Verilog 单芯片控制双AD7606芯片
g_125487的博客
01-12 1691
控制双ad7606的目的是因为所需要的通道数12，单个ad7606只有8个通道，因此需要控制2个ad7606满足12个通道的采样需求。
AD7176驱动程序
12-01
AD7176驱动程序，之前调试走了好多弯路，分享给需要的同行。
stm32 AD7606 芯片驱动 hal库 spi通讯
qq_45019496的博客
12-14 3763
这个三个引脚用于配置芯片的采样频率，只要不设置为111即可正常采样；CONVSTA CONVSTB 这两个引脚用于启动芯片采集转换，默认高电平，上升沿后，采样芯片开始数据采集RESET 用于开始采样前对芯片的复位，如果没有复位，后续采集的数据可能是乱码，只需要在开机的时候复位一次即可。RD引脚即数据通讯时钟CS引脚通讯使用，低电平有效BUSY引脚，默认低电平，下降沿表示数据转换成功DOUTA,DOUTB 使用spi通信只需要这两个引脚。
ADC7606_fpga_FPGA控制ad7606采集程序_
10-04
通过使用FPGA芯片控制ad7606采集数据，模式选用的是convestA=convestB模式
ArduinoMEGA2560驱动AD7606模块 八路同步采样AD （16位并行数据传输）
weixin_45479272的博客
06-02 4690
ArduinoMEGA2560+AD7606模块，采用并行数据传输模式同步采样8路AD，数据通过串口发送至电脑上查看。
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