本篇介绍的是Cadence IC617自带混合信号仿真的教程。演示了如何在图形界面中设置和运行VirtuosoAMS Designer仿真器IC617和INCISIVE151中的各种环境。它说明了如何同时具有Verilog的设计模块(数字部分)和原理图数据库(模拟部分)。
AMS Designer模拟器是一种混合信号模拟器,混合信号设计通常包含两个部分:模拟部分和数字部分。
本教程用到的库文件下载链接: https://pan.baidu.com/s/1MlCNKHZm_89WtcP3fiyvHg 密码: 1mvp
第一步
下载后拷贝到自己的工程目录下解压
1.gunzip –c AMSDInADE.tar.gz | tar xvf-
2.cd amsdInADE
3.启动virtuoso
第二步
1.在CIW窗口中,点击 File — Import — Verilog。 弹出“ Verilog输入”窗口。
2.在Verilog Files To Import添加.v文件(PLL_160MHZ_PDIV.v和PLL_160MHZ_MDIV.v,这两个在dig_source目录下)
3.在Global Net Options中把VDD!改为VDD1!
注意:本示例中仅使用VDD和VSS,它们不是全局网络。为了避免名称冲突,将名称更改为VDD1!。
4.导入完成后,将出现一条消息,询问您是否要查看日志文件。 请点击是,显示日志文件窗口。