Verilog模块结构:
端口列表里也可以直接写输入输出属性跟位宽
位宽默认1位,数据类型默认wire
1. 赋值语句
Assign:连续赋值语句;always:过程赋值语句;
Always可用作组合逻辑,边沿敏感,电平敏感。前者是固定的上升沿和下降沿,后者是只要变化(上下沿都可以触发)
2. 调用模块
前者不需要对应位置(命名法),后者需要顺序位置对应(顺序法)
3. 源语
直接使用,不需要实例名,采用顺序法,输入在前,输出在后。
三态门:
4. 其他数据类型