数字IC
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数字IC/FPGA中有符号数的处理探究
做秋招笔试题时不出意外地又发现了知识盲区,特此学习记录。原创 2024-08-18 02:05:51 · 2042 阅读 · 0 评论 -
数字电路-建立时间和保持时间详解
对于数字系统而言,建立时间(setup time)和保持时间(hold time)是数字电路时序的基础。数字电路系统的稳定性,基本取决于时序是否满足建立时间和保持时间。我自己在初学时一度很难理解清楚他们的概念,在这里用笔记的方式尽量详细解释建立时间和保持时间的要点。原创 2024-07-13 22:43:32 · 3131 阅读 · 1 评论 -
手撕代码-verilog分频器处理
奇数分频的处理稍微复杂一些,但是观察一下两个clk波形,也很容易找到规律:以3分频为例,慢时钟在上升沿后等两个原时钟下降沿下降;再等两个快时钟沿上升后上升。具体到3分频,可以采取的方式是将上升沿和下降沿分开来计,形成一个上升沿敏感的2分频和下降沿敏感的2分频时钟,两者相或即可得到3分频时钟。用上升沿和下降沿各产生一个7分频的时钟信号,这两个信号的距离是3.5个时钟周期,用逻辑或的形式,产生3.5分频信号。半整数分频电路不再有占空比要求,以3.5分频为例,我们可以参考奇数分频的实现方法,原创 2024-06-21 23:51:49 · 326 阅读 · 0 评论 -
AMBA总线笔记2-AHB协议
AHB是针对高频率高频宽及快速系统模块设计的总线,构成包括主设备master、从设备slave、仲裁器arbiter、译码器decoder。每个AHB都需要一个仲裁器和一个译码器且只有一个。原创 2024-06-20 23:37:00 · 978 阅读 · 0 评论 -
典型跨时钟域(CDC)信号处理
时钟出现斩断/毛刺的原因:在时钟的高电平期间使能信号拉低,造成了斩断,如果下级电路对毛刺敏感,比如异步复位,就会影响电路工作的稳定性、可靠性,严重时会导致整个数字系统的逻辑紊乱。在应用中,可能出现一段时间我们并不需要时钟,因此可以通过门控的方式将时钟信号置0,等待需要时再拉高,这能在很大程度上降低整体电路的功耗,节省资源。因为若出现亚稳态,打一拍过后仍然有输出亚稳态的风险,但在两拍过后,这种可能性非常低,也很少有需要打三拍的情况,因此打两拍处理是最常用的。Q:为什么第二级DFF的Q非需要接入输入?原创 2024-06-18 21:45:57 · 1050 阅读 · 0 评论 -
一道有意思的verilog序列检测题
海康笔试题原创 2024-06-17 23:49:07 · 374 阅读 · 0 评论 -
AMBA总线笔记1-APB设计要点
APB一般情况下都是对寄存器的访问,或者接触一些慢速的外设SPI,I2C,WDT时才会使用,所以完全没必要使用很快的频率,一般在5MHz到50MHz之间,当然具体还要取决于应用场景。APB的外设一般挂在AHB2APB,或者AXI2APB的bridge上,AHB/AXI的的频率较高,一般情况下,APB时钟频率是AHB/AXI时钟频率的n分频。APB2没有PREADY,也就是slave必须要及时响应,但是使用APB的模块基本都是慢速设备,有可能无法及时响应,因此APB2被淘汰了,很少使用。原创 2024-06-16 23:43:21 · 1474 阅读 · 0 评论 -
异步FIFO常用知识总结
异步fifo知识概括原创 2024-06-15 23:32:39 · 987 阅读 · 0 评论