VCS数字电路仿真时间为0可能的原因

1.时钟没有正确连接、例化、initial块中没有给入时钟激励；

2.没有设置timescale：我一直以为编译时timescale会默认为1ns/1ps，这次编译时没有写上，结果仿真一直无法开始。