FPGA
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基础知识学习
奥特曼升级打怪兽
这个作者很懒,什么都没留下…
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跨时钟域CDC记录
一.跨时钟域跨时钟域指数据从clk_A时钟域输出,输入到clk_B时钟域进行工作,期中clk_A与clk_B之间相位和频率均不同。当数据从一个时钟域跨到另一个时钟域时,数据可能出现以下五种问题:1)亚稳态2)数据收敛3)数据丢失4)多路扇出5)异步复位针对,以上五种问题,以下将分别分析各种问题的形成原因以及解决方法。1.亚稳态出现原因:亚稳态时跨时钟域经常出现的问题,即就是输入到clk_B时钟域的数据很有可能不满足寄存器的建立时间和保持时间,进而发生亚纹稳态,导致A接收端寄存器输出端B原创 2023-01-14 10:46:11 · 260 阅读 · 2 评论 -
AXI总线注意事项
AXI原创 2022-07-01 23:57:38 · 1696 阅读 · 1 评论 -
FPGA记录一——亚稳态、竞争与冒险
一.理论1.1亚稳态:1.2锁存器1.3竞争与冒险竞争,指对一某组合逻辑器件,不同输入数据到达器件的时间不一冒险:指因竞争而导致非预期的输出原创 2020-05-16 23:20:32 · 1050 阅读 · 0 评论