PIPE接口

name	Des
width	pipe的数据位宽 2’b00：8bits（10bits） 2’b01：16bits(20bits) 2’b11:32bits(40bits) 2’b11:保留(80bits) 8/10b编码（128/130b编码）
data	并行数据（加扰）
datak	指示data为控制字符（gen1/gen2）
valid	有效接收/输出，表明data、datak上的Symbol lock和有效数据
datavalid	≥gen3，允许PHY指导Mac去忽略data接口1个周期 1：mac使用此数据 0：mac不使用此数据
start block	≥8GT/s，表明PHY钙塑Mac开始byte 对于128b block的开始，byte必须总是从data接口的byte0开始（即每个128b block快的开始都是从data的byte0开始）
syncheader	≥8GT/s，指定接收快的类型 2’b01:Ordered Set Block 2’b10:Data block
status	接收/发送状态 3’b000:接收data ok 3’b001:1个SKP add 3’b010:1个SKP移除 3‘b011:检测到接收方 3’b100L接收到错误（此错误尽在Encode Decode Bypass有效才会上报 3’b101:弹性缓冲区溢出 3‘b110:弹性缓冲区下溢 3’b111:接受视差错误 ）
elecidle	传输电器空闲，强制tx/rx电器空闲（除了loopback）
phystatus	用于指示与PHY沟通完成 当PHY完成状态转换，需要此信号指示，PCLK稳当，当异常场景，MAC可以进行mac错误的恢复操作
loopback（txdetectrx）	开始检测接收（类似测试模式）
compliance	一致性
polarity	极性翻转。该信号指示PHY layer反转8b/10b接收机解码块的极性
standby	在pclk工作状态下，PHY RX/TX是否处于活动状态 0：Active 1：Standby（不活动状态）
standybystatus	用于指示standby状态 0：Active 1：Standy 　　 注：standybystatus有效时，standby才能生效
powerdown	电源关闭。要求PHY去改变电源状态（P0/P0S/P1/P2/P1.CPM等）
margin	间隙。指示信号传输一种电器或时序调整技术，用于提高系统的可靠性和性能。用于量化和优化信号质量。有link ctrl 2 register配置所得
deempth	传输降低重点的选择。用于pcie L/H Avanlon-ST，根据在训练序列（TS）期间从链路的另一端接收到的指示设置此信号的值
encodeDecodeBypass	指一种绕过编码和解码步骤的特定数据传输模式 0：正常编解码 1：绕过编解码
txdetectrx	发送检测接收。此信号告诉PHY Layer去开启一个接收检测操作或开始回环（loopback）
margin	分为电气margin：值信号传输时，信号的电平和噪声之间的差距 时序margin：指信号传输时，传输时钟和数据之间关系的稳定行

注：Order Set Block：有序集，用于保证数据传输顺序的特殊显式报文 分为（1）训练有序集，如ts1、ts2，必须连续传输，只能被SKP打断或在≥2.5GT/s时可被EIEOS中断 （2）备用协议协商：可用于跳过均衡 （3）EIOS
多lane时，所有lane必须同时传输相同的有序集类型（即，同步标头必须一致，当有序集内容不要求一致）

参考：[1]Inter PIPE接口含义 https://www.intel.cn/content/www/cn/zh/docs/programmable/683111/17-1/pipe-interface.html