FPGA记录一——亚稳态、竞争与冒险

一.亚稳态

概念
触发器在规定时间内无法达到一个可确定的状态。
产生来源
时序设计中，触发器的输入信号违反时序要求，在建立时间与保持时间之内发生输入变化
结果

1. 一个周期内振荡稳定，最后输出一个稳定值，但不一定输出正确的传输信号
2. 输出在一个周期内不能稳定，将亚稳态传播给下一级触发器（危害极大）

解决方法

1. 加两级触发器
2. 降低系统时钟频率
3. 用反应更快的触发器
4. 改善时钟质量，用边沿变化快速的时钟信号

*二.竞争与冒险

概念
竞争，指组合逻辑中，不同输入数据到达门器件的时间不一致
冒险，指因竞争而导致非预期的输出（毛刺）
产生来源
布尔表达式中有相反的信号，卡诺图包含相切框
解决方法
1.添加布尔式的冗余项
2.芯片外部加电容
3.加选通信号
使用D触发器、格雷码计算器个同步电路等方法可降低竞争-冒险带来的结果
参考链接：
https://blog.csdn.net/weixin_43343190/article/details/82961371