FPGA
GreenBirdFlyBiuBiu
这个作者很懒,什么都没留下…
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仿真do文件
仿真do文件示例vlib workvmap work workvlog ./rtl/*.vvlog ./cmyk_prt_tb.svvsim -novopt -voptargs="+acc" -L fifo_generator_v13_2_5 -L unisims_ver -L unimacro_ver -L secureip -lib work work.cmyk_prt_tbview wave#do black_wave.dodo wave.do#run 50000us#ru原创 2022-03-09 11:09:06 · 265 阅读 · 0 评论 -
modelsim仿真打印数据左对齐
打印数据左对齐`````verilogprint("%0d",data);原创 2021-02-03 15:20:04 · 545 阅读 · 0 评论 -
小技巧
1.Matlab数据保存到txtfid = fopen(‘b.txt’,‘wt’);fprintf(fid,’%g\n’,a); \n 换行fclose(fid);2.读取txt文件到matlabload(‘data.txt’)3.SPI EMIO引脚命名单精度浮点数有效数字保证6位,部分7位双精度浮点数有效数字保证15位,部分16位对于单精度浮点数,精度为(尾数的位数)24位,合十进制有效位数7位; 对于双精度浮点数,精度为(尾数的位数)53位,合十进制有效位数15~1原创 2020-09-28 19:25:42 · 116 阅读 · 0 评论 -
Verilog观测信号
标题1 Verilog观测信号重要信号可读① 所有状态机状态current_state可读② 关键信号可读,例如:流控,反压等(_fc,_rdy),fifo 满空信号,此类重要信号不仅要可读,还需要判断这个信号是否长期处于这类状态,要有计数,并且可读清零。③ Fifo 实时深度可读④ 尽量多添加中断信号,将更多的信号接入中断处理模块2 常见的统计计数1)输入数据和输出数据的统计:输入多少有效数据,输出多少有效数据2)各种类型的数据统计:MAC模块处理的各类型包有多少,64字节的包、大于64字原创 2020-09-14 14:34:00 · 571 阅读 · 0 评论 -
FIFO仿真empty信号X问题
仿真FIFO时,empty信号不正常由于复位信号过短导致,延长复位信号后,fifo empty信号正常。原创 2020-05-07 17:01:47 · 2884 阅读 · 1 评论 -
IDELAYCTRL使用error问题
在工程中例化2个相同的IDELAYCTRL会报如下错误将2个模块中的IDELAYCTRL提取出来,放到顶层中,例化一个,error解决。原创 2020-04-29 10:08:14 · 3060 阅读 · 1 评论 -
DDR3 Burst理解
DDR3 BurstDDR3 Burst理解DDR3 Burst理解DDR2是四位预取(4-bit Prefetch),DDR3和DDR4都是八位预取(8-bit Prefetch)。而8-bit Prefetch可以使得内核时钟是DDR时钟的四分之一,这也是Prefetch的根本意义所在.该DDR3数据位宽为16bit,prefetch数据大小为16bit(数据位宽)*8(burst l...原创 2020-03-18 16:09:42 · 7624 阅读 · 4 评论 -
4K边界问题
4K边界可以看成是master侧对边界的主动保护。比如两个IP地址是连序的,那么在第一个IP末尾附近地址发起一个长burst跨越边界,第二个设备实际上没有完成前面的AW或者AR通道的握手,这个会引起总线异常。如果是大片地址的slave设备,并且本身没有4K边界的要求,双方约定好,master侧可以不进行4K边界检测。it’s a compromise between the number of...原创 2019-11-05 16:49:56 · 3468 阅读 · 0 评论