QUARTUS
飞蛾鬼故事
这个作者很懒,什么都没留下…
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QU常见报错
1.Error: Top-level design entity "test" is undefined 原因:顶层模块的module名 没有和 工程名同名 解决方法:把顶层模块的 module名 改成 和工程名 同名2.Error (10278): Verilog HDL Port Declaration error at test.v(4): input port转载 2016-03-06 20:57:49 · 1459 阅读 · 0 评论 -
testbench
testbench用verilog就可形成组织形式.已经实现.按键操纵led点亮与熄灭. 模块化接口留出来了.写testbench.在项目设置里,要选取仿真工具.1.生成test文件processing-start- 找到testbench打开生成的testbench文件,根据需要编写代码.2.导入到工程当中原创 2016-03-06 20:58:56 · 666 阅读 · 0 评论 -
下载程序
qu破解.破解时应该采用有线网卡的地址.耳机.诺基亚耳机不全部插进电脑里,声音比较清楚.tcl脚本可以达到引脚分配的目的,在quartus中一个一个分配管脚很麻烦,可能一个设计有几百个引脚,这样分配起来需要很多时间,并且容易出错。在实际应用中一般把引脚分配写到Tcl脚本中,在新建工程后点击--tools---TCL scripts--选中你的tcl文件---点击run---原创 2016-03-06 21:00:17 · 672 阅读 · 0 评论 -
固化程序
可以观看操作视频加深印象, 比如能生成RTL视图 tools-netlist views-rtl viewerJATG转换为AS,实现固化程序的方法.生成转换文件.file-convert 中 1.输出类型jjc 2.epcs16 3.flash loader中选择ep4c 4.SOF中输入待转换的文件路径烧写. 注意将文件切换为心inpu原创 2016-03-06 21:02:43 · 926 阅读 · 0 评论 -
上电和破解
上电顺序: 1.在FPGA板子断电的情况下,插上JTAG下载线接口 2.插上USB Blaster或者ByteBlasterII的电缆 3.插上FPGA板子的电源 下电顺序: 1. 断开FPGA板子的电源 2.断开USB Blaster或者ByteBlasterII的电缆 3.断开JTAG下载线接口 1.Er原创 2016-03-06 21:03:24 · 1935 阅读 · 0 评论 -
破解中的error
quartus 左下方task窗口,实现各个步骤。综合 将HDL议程电路,然后对电路进行优化。一共有两步。行为建模 由输入输出关系描述的组件。 行为建模只有电路功能,没有结构。结构化建模用于实现具体结构。 可综合的verilog语法子集。常用的RTL语法结构语法。????assign含义??? 如果不定义abc 的类型,那么将会被转载 2016-03-06 21:05:39 · 1058 阅读 · 0 评论 -
5月份FPGA总结.
///---------------------5.5---------------------------------//qu调用modelsim仿真,提示错误. check the nativelink log file.原因.1.尝试不能使用modelsim只能仿真hdl文件,不能仿真原理图。可以用file->creat/update->create hdl de原创 2016-05-17 21:25:39 · 785 阅读 · 0 评论 -
April.Quartus&&VerilogHDL
//-----------------------进阶------------------------//1.modelsim和testbench掌握. 积累相关代码. 2.时钟逻辑相关资源的使用.4.学习官方代码.5.看handbook//---------------------原创 2016-05-19 11:33:28 · 2285 阅读 · 0 评论