April.Quartus&&VerilogHDL

//-----------------------进阶------------------------//


1.modelsim和testbench掌握. 积累相关代码. 


2.时钟逻辑相关资源的使用.


4.学习官方代码.


5.看handbook
















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Warning (10236): Verilog HDL Implicit Net warning at forward_replace.v(16): created implicit net for "out_1"
将out_1声明为wire型即可，这个问题出现在调用的两个子模块连接上，一个子模块的输出直接通过一根线连接到另一个子模块的输出，需要声明连线为wire型。


*******************************************4.10****************


用代码连线出错了..
前一個A模組 的output 是 a . 後一個B模組的input 是 b 
wire [15:0] c ;
 A (.a(c));
 B(.b(c));


//*****************4.11*********************************//


验证问题. 只用相位累加的位数就可以了? 对.




导入导出tcl引脚文件,防止多个工程重复配置引脚.可以的




///------------------------4.12--------------------------//


原理图中不用连线. 将引脚连上一小段线,然后给线命名.


各个工程的文件不要混用,宁愿复制一份,以防出现混乱.


da输出波形不对,但signaltap是对的,引脚分配也正确,最后发现原因是原理图里缺少输出daclk




//-----------------------------------------4.19-------------------------------------------------//


勤看芯片和quartus的手册, 遇到问题可以上官网搜documents看.要习惯看英文文档.
 




///**********************4.20*********************************//




原始的工程文件应该做好备份.然后再去修改.


truncated literal to match 8 bits 数位不匹配.
2^8只有512啊


有时候error的错误其实在于前面的warning.


8'd777 显然错了. 


matlab rom查找表.生成原理??




//******************4.22*********************************//
verilog 与前者是逻辑与
后面是与门运算(按位与)
5'b10000 && 5'b10001 结果为1
5'b10000 & b'b10001 结果为5'b10000






Warning (10227): data type declaration for"out" declares packed dimensions but the port declaration declaration does not 
原因：输入输出没有定义位宽。
 解决方法：
对输出定义位宽。
有的教材书给的定义
output ...; 
reg[7:0] ...;
这种定义会引起这
种警告。所以定义采用
output reg[7:0] ...;
就不会有这中警告。






fpga上电过程中io口会产生脉冲. 消除方法,在io口上接一个下拉电阻.


可以设置引脚的默认输出状态.