testbench

最新推荐文章于 2022-06-04 13:44:09 发布
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testbench


用verilog就可形成组织形式.

已经实现.按键操纵led点亮与熄灭.  模块化接口留出来了.

写testbench.

在项目设置里,要选取仿真工具.

1.生成test文件
processing-start- 找到testbench
打开生成的testbench文件,根据需要编写代码.

2.导入到工程当中
 setting-simulation- Nativelink settings -compile testbench-

3.qu中连接到modelsim中仿真波形

详细见深入浅出的 课程7  16:48


quartus 的tools-option中可以设置modelsim的可执行文件的路径.




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