【FPGA实例】FPGA按键驱动设计方案及testbench验证

FPGA-GouDan

于 2021-01-13 16:43:27 发布

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分类专栏： FPGA实例文章标签： fpga fpga/cpld

本文链接：https://blog.csdn.net/zhaogoudan/article/details/112573639

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本文详细介绍了FPGA按键驱动的设计方案，通过Verilog HDL实现按键检测，并利用Modelsim进行功能仿真，验证了其在按键抖动处理和有效按键检测方面的有效性。仿真波形结果显示了系统的稳定工作状态。

摘要由CSDN通过智能技术生成

原理

这一检测方案中，由于在按键的抖动中，计数器不断地清零，所以时间不会达到20ms；而按键按下的时间必然会大于20ms，因此必然能够检测到。同时，在松开按键时，计数器再次被清零。

按键检测方案的Verilog HDL实现

module key_count_scan(
	input					clk,
	input					rst_n,
	input		  [3:0]	key_data,
	
	output reg			key_flag,
	output reg [3:0]	key_value

);

//----------------------------
//Register key_data for compare
reg [3:0]	key_data_r;
always @(posedge clk or negedge rst_n) begin
	if(!rst_n)
		key_data_r <= {4{1'b1}};
	else
		key_data_r <= key_data;
end

//----------------------------
//Delay for 20ms
localparam DELAY_TOP = 20'd1000_000;
//localparam DELAY_TOP = 20'd1000;			//just for test
reg [19:0]	delay_cnt;

//----------------------------
//Key scan via counter detect
always @(posedge clk or negedge rst_n) begin
	if(!rst_n)
		delay_cnt <= 20'd0;
	else begin
		if((key_data == key_data_r) &&a