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FPGA知识点
FPGA-GouDan
FPGA小学生一枚。
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Verilog中常见的不可综合语句
常见不可综合的语句敏感列表中同时带有posedge和negedge的不可被综合always @(posedge clk or negedge rst_n)类似always块不可被综合initial语句initial只能使用一次,用于testbench中,不能被综合events语句用于testbench中,不能被综合assign 和 deassign语句Verilog不支持对reg 数据类型的assign或deassign进行综合,支持对wire数据类型的assign或deassign进行原创 2021-08-17 10:14:57 · 3235 阅读 · 3 评论 -
【FPGA知识点】八段共阳极数码管编码表
八段共阳极数码管编码表原创 2021-01-05 10:30:52 · 6149 阅读 · 3 评论 -
【FPGA自学总结】Testbench测试代码推荐编写规范
Testbench介绍及其重要性Testbench,就是测试平台的意思,具体概念就多不介绍了,相信略懂FPGA的人都知道。编写Testbench的主要目的是为了对使用硬件描述语言(HDL)设计的电路进行仿真验证,测试设计电路的功能、部分性能是否与预期的目标相符。博主在刚开始入门FPGA时把写RTL代码当成重点,不愿写Testbench,仅仅使用Quartus II自带的仿真产生几个激励,然后观察一下最后输出的波形就完事了。有段时间甚至直接忽视仿真,拿单片机在线调试那一套来对付FPGA,直接把代码下载到板原创 2020-12-29 17:50:53 · 8163 阅读 · 5 评论 -
【FPGA知识点】Modelsim仿真介绍及仿真流程
Modelsim时序仿真Modelsim软件的介绍和使用Modelsim仿真分为前仿真和后仿真。前仿真也就是纯粹的功能仿在验证电路的功能是否符合设计要求,其特点是不考虑电路门延迟与线延迟。后仿真也称时序仿真,可以真实地反映逻辑的时延与功能,综合考虑电路的路径延迟与门延迟的影响,验证电路能否在一定时序条件下满足设计构想的过程,是否存在时序违规。对于FPGA设计来说,一般只进行前仿真(功能仿真)即可。ModelSim的使用主要分为两种情况:第种就是直接使用 ModelSim软件进行仿真,也就是手动仿真;第原创 2020-12-25 10:46:30 · 1697 阅读 · 0 评论 -
【FPGA知识点】FPGA的时钟网络资源
FPGA的时钟网络资源FPGA的时钟网络资源一般分为三大类1. 全局时钟网络资源2. 区域时钟网络资源3. I/O时钟网络资源原因前两种主要针对FPGA内部的一些资源,对于接口资源,则由专门的IO时钟网络资源来完成时钟信号承载工作。主要原因有三:接口资源的寄存器数量较少,不需要大型的树状时钟网络来减少时钟到达各个目的地的延迟时间差;内部的时钟网络资源由于作用范围广,所以网络庞大,一般无法承受频率太高的时钟信号,而一些接口的时钟频率很高,超出了全局时钟网络的承受范围。因此,需要专有的IO时原创 2020-12-23 14:45:17 · 682 阅读 · 0 评论 -
【FPGA知识点】FPGA的输入输出列表
FPGA的输入输出FPGA的输入输出关于输入输出理解FPGA的输入输出FPGA里面的输入输出都是以FPGA的芯片为第一人称来讲的。通俗讲就是芯片内部往外输出信号就是output,外面的信号往芯片内部输入就是input。举个例子,你的主时钟50MHZ,是在芯片外面的晶振把信号输入进来,所以clk就是input。外围的ic器件的分析都是一样的。需要LED灯点亮,就需要从芯片内部向外部的LED灯发送控制信号,所以led就是output。关于输入输出Verilog HDL语言中端口有3种传输方向:inpu原创 2020-12-14 22:42:48 · 4826 阅读 · 1 评论