新手报到

最新推荐文章于 2023-10-11 21:32:22 发布
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分类专栏： FPGA
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            今天终于开通本网站的博客了，特来此地报到。借此宝地希望认识更多的技术朋友，希望能和大家一起交流学习。我是一个FPGA刚入门的菜鸟，有很的不懂的问题，以后还得望广大朋友指导。嘿嘿，我最近主要是用FPGA在做LDPC信道编解码，不知道有没有朋友做个这个？求交流微笑
zhenzhen90
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新手报到阿斯顿
2401_86622130的博客
08-04 127
新手报到撒发大水发射点发。
新手报到篇
liuwayy的博客
05-05 92
明年，我再来，是否还是新手？今天，我来了，是新手。
新手报到了
Tommyhello的博客
10-11 64
hello，大家好，我是来自山西省的一位大三学子，现在中北大学微电子专业就读，这是学习c语言的第一天，学习它的主要目的是为了提升自己和实现小小的编程梦，甚至于拓宽自己未来的就业方向和人生道路，提高自己的竞争力。现阶段的短期目标是熟练掌握c语言，并且参加蓝桥杯竞赛。在编程上我每周可以投入12小时左右的时间，希望在我坚持不懈的学习下可以完成自己的短期目标，以便于后续目标的制定与完成。最想要百度公司给我发offer希望美梦成真，当然打铁还需自身硬，接下来我要不断努力，紧跟鹏哥步伐。
新手报到新手报到新手报到
zhonguoliantong的博客
09-02 58
新手报到新手报到新手报到。
java web 新手报到系统 源码+论文 myeclipse开发
最新发布
07-19
java web 新手报到系统 源码+论文 myeclipse开发 如果自己运行不出来，联系作者购买人工远程服务
新手报到 v2.7.3 赞助版
01-17
【标题】"新手报到 v2.7.3 赞助版" 是一款软件的特定版本，通常指的是一个论坛或社区平台上的用户注册或入门引导功能的增强版。这个版本可能是为了帮助新用户更快地熟悉论坛环境，提高用户体验而特别设计的。"赞助版...
Discuz新人报到插件
02-12
Discuz新人报到插件是针对Discuz论坛系统的一个扩展功能，主要用于提升用户参与度和社区活跃度。Discuz是一款非常流行的开源社区论坛软件，它提供了丰富的插件和模板支持，帮助用户构建个性化、功能齐全的在线社区。...
Android的简单记事本实现
05-13
在Android平台上，构建一个简单的记事本应用是一个常见的学习任务，它可以帮助开发者深入理解Android的基础组件和数据存储机制。在这个项目中，我们主要涉及到以下几个关键的技术点： 1. **ListView**：ListView是...
全新***b新生报到系统源码及论文指南
资源摘要信息:"java web 新手报到系统 源码+论文 myeclipse开发" 知识点一：Java Web开发概述 Java Web开发是使用Java语言进行网络应用程序的开发过程。它涵盖了服务器端的开发，包括Servlet、JSP（Java Server ...
Verilog 找出任意六个数中的最大、次最大和第三最大值以及三个数对应的序号
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zhenzhen90的专栏
07-01 1万+
思路：1、把六个数看成是两组的3个数              2、对每组的三个数进行从大到小的排序             3、找出有序的两组数中最大、次最大和第三最大值   //模块1：对三个数按照从大到小排序 //例：若 i_t_1st_max=20           i_t_2nd_max=5                 i_t_3th_max=30          
求解xilinx ISE使用报错的处理——Port <clk> has illegal connections. This port is connected to an input buffer
zhenzhen90的专栏
04-14 1万+
用ISE综合时报如下错误： Port has illegal connections. This port is connected to an input buffer and other components  clk是我用的系统时钟，作为输入，当然要接input buffer，然而我的工程有很多子模块，当然也要将clk连到各个component，报这个错究竟是啥意思呢？改怎么解决？希望
spartan6—clocking wizard_时钟输出接普通I/O口遇到的问题及解决方案
zhenzhen90的专栏
04-23 8117
设计任务：调用spartan6—clocking wizard的IP核，完成时钟从100M到10M的转换 开发环境： XP系统下 编译环境：ISE12.2/SP3，ISE(XST)综合工具通过综合 仿真环境：ISE12.2/SP3，自带的仿真工具仿真 顶层代码如下： module clocking_top(clk,rst,clk_out,locked); input clk,rst;
verilog代码风格——PN序列产生代码
zhenzhen90的专栏
08-04 5815
在编写Verilog代码时注意以下点： 1 、同一个模块中不同变量的赋值放在不同的always块里（这样可以便于程序的调试），一个always块的代码        尽量不要超过十行。 2、同一个变量的赋值不能放在多个always块中，只能放在同一always块 2、复位信号一定要干净，尽量不要与其他的信号进行逻辑运算 3、利用时钟信号（clk）和复位信号(rst)做触发，尽量避免用中间
ISE综合出错的问题解决
zhenzhen90的专栏
04-14 4703
在顶层模块实例化了子模块后出现如下类型的警告，单独在子模块中没有这样的警告： Input is never used. This port will be preserved and left unconnected if it belongs to a top-level block or it belongs to a sub-block and the hierarchy of this
verilog testbench中 文本读写的操作
zhenzhen90的专栏
07-01 4360
对文件操作时注意文件数据格式和是否带符号 module nr_decoder_topv2_tb;  // Inputs  reg clk;  reg i_rst_n;  reg i_start;  reg i_frame_flag;  reg signed [7:0] i_nrdata;  // Outputs  wire signed [7:0] o_nr_decoer;
基于FPGA生成一个2^5-1 2Mbps的伪随机码
zhenzhen90的专栏
05-13 3018
伪随机码的介绍： 伪随机数有一部分遵守一定的规律；另一部分不遵守任何规律。比如“世上没有两片形状完全相同的树叶”，这正是点到了事物的特性，即随机性，但是每种树的叶子都有近似的形状，这正是事物的共性，即规律性。从这个角度讲，你大概就会接受这样的事实了：计算机只能产生伪随机数而不能产生绝对随机的随机数。 关于伪随机码的详细介绍课件附件的资料《伪随机序列的FPGA设计与应用》 详细文档见：ht
四组6比特的并行数据转换成串行数据
zhenzhen90的专栏
04-11 1717
今天随手写了一个四组6比特的并行数据转换成串行数据的模块，这里贴出来跟大家分享一下 环境：ISE10.1   synplicity 9.6.2综合  modelsim6.5仿真 程序如下： module parallel(clk,rst,r1,r2,r3,r4,dout,flag1,flag2,flag3,flag4);//6位并串转换程序 input clk,rst; input[5:
verilog 24分频代码
zhenzhen90的专栏
04-10 1603
程序如下： module div_24(clk,reset_n,dclk_h); input clk,reset_n; output dclk_h; reg dclk_h=0;   注意：modelsim是一个很傻瓜式的软件，模块的输入输出变量一定要赋初值，否则就会出错。例如这里的输出一定要赋初值，否则输出为高阻态 reg [3:0] clk_cnt; always @ (posedg
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