zhenzhen90-CSDN博客

原创 Vim命令合集

Vim命令合集命令历史以:和/开头的命令都有历史纪录，可以首先键入:或/然后按上下箭头来选择某个历史命令。启动vim在命令行窗口中输入以下命令即可vim直接启动vimvim filename打开vim并创建名为filename的文件文件命令打开单个文件vim file同时打开多个文件

2014-09-11 10:04:58 559

原创 verilog代码风格——PN序列产生代码

在编写Verilog代码时注意以下点：1 、同一个模块中不同变量的赋值放在不同的always块里（这样可以便于程序的调试），一个always块的代码尽量不要超过十行。2、同一个变量的赋值不能放在多个always块中，只能放在同一always块2、复位信号一定要干净，尽量不要与其他的信号进行逻辑运算3、利用时钟信号（clk）和复位信号(rst)做触发，尽量避免用中间

2014-08-04 14:36:15 5663

原创 Verilog 找出任意六个数中的最大、次最大和第三最大值以及三个数对应的序号

思路：1、把六个数看成是两组的3个数 2、对每组的三个数进行从大到小的排序 3、找出有序的两组数中最大、次最大和第三最大值 //模块1：对三个数按照从大到小排序//例：若 i_t_1st_max=20 i_t_2nd_max=5 i_t_3th_max=30

2014-07-01 18:06:13 18836

原创 verilog testbench中文本读写的操作

对文件操作时注意文件数据格式和是否带符号module nr_decoder_topv2_tb; // Inputs reg clk; reg i_rst_n; reg i_start; reg i_frame_flag; reg signed [7:0] i_nrdata; // Outputs wire signed [7:0] o_nr_decoer;

2014-07-01 17:00:56 4228

原创 <编程之美>学习笔记1

1、求二进制数中1的个数

2014-06-17 16:36:42 517

原创 ID/cpu/MI卡、非接触式读卡器资料集合

最近在给一家市政府做一卡通系统的项目，我们用的是CPU卡，非接触式读卡器芯片THM3060，IOS1443 type A协议之前对卡片、读卡器及一卡通系统没有什么认识，在项目中也是边学边用，偶尔也走了一些弯路，在这里集合所有我看过的好的资料，希望对以后做一卡通系统的朋友们有所帮助，只要有空我也会跟大家一起分享在做的过程中遇到的问题及解决的方法。2013.9.14IC卡、ID卡、M1卡、

2013-09-14 16:01:34 2108

原创 c++学习笔记（2）——学习c++/vs2008资料记录篇

一步一个脚印，走出一条属于自己的路此篇博文主要目的：记录我在学习过程中每一天看过的、好的博客或者是网上的文章（会及时更新）。2013.8.16 (1) Visual Studio 2008 使用技巧:http://www.cnblogs.com/zhengyuxin/articles/1788481.html激励：我是一个攀峰者，目标就在眼前，一步一步往上爬，相信

2013-08-16 17:53:22 873 2

原创 c++学习笔记（1）——环境搭建、经典教程推荐及 Visual Studio 2005/2008中如何编译和运行C++程序

之前一直用C编程可是对C++并不了解，决定学习C++，今天是入门第一天：搭建了编译环境和写了第一个helloworld的程序（1）使用的软件：Visual Studio 2008（中文版）。系统环境： Microsoft Windows XP（2）入门书籍：《C++Primer中文版》第四版，这是入门的经典书籍。在学习C++之前在网上查了很多资料，过来人都非常推荐入

2013-08-16 17:21:35 1912

原创基于FPGA生成一个2^5-1 2Mbps的伪随机码

伪随机码的介绍：伪随机数有一部分遵守一定的规律；另一部分不遵守任何规律。比如“世上没有两片形状完全相同的树叶”，这正是点到了事物的特性，即随机性，但是每种树的叶子都有近似的形状，这正是事物的共性，即规律性。从这个角度讲，你大概就会接受这样的事实了：计算机只能产生伪随机数而不能产生绝对随机的随机数。关于伪随机码的详细介绍课件附件的资料《伪随机序列的FPGA设计与应用》详细文档见：ht

2013-05-13 15:06:13 2975

原创 spartan6—clocking wizard_时钟输出接普通I/O口遇到的问题及解决方案

设计任务：调用spartan6—clocking wizard的IP核，完成时钟从100M到10M的转换开发环境：XP系统下编译环境：ISE12.2/SP3，ISE(XST)综合工具通过综合仿真环境：ISE12.2/SP3，自带的仿真工具仿真顶层代码如下：module clocking_top(clk,rst,clk_out,locked);input clk,rst;

2013-04-23 16:51:17 8031 1

转载 Nexys3学习手记：ClockingWizard探秘

最近在用FPGA做π旋转的LDPC编码，由于要用到几个不同的时钟，一开始想到的就是直接调用DCM的ip核，后来发现Nexys3这款板子没有可调用的DCM，只有ClockingWizard，这个跟DCM差不多。这里说说ClockingWizard的用法：这一节，我们首先会来了解下Nexys3上的主角儿XC6SLX16（Spartan-6家族）的时钟资源，当然不会照搬ug382.pdf（建议大家去

2013-04-18 21:50:36 3275

原创 ISE综合出错的问题解决

在顶层模块实例化了子模块后出现如下类型的警告，单独在子模块中没有这样的警告：Input is never used. This port will be preserved and left unconnected if it belongs to a top-level block or it belongs to a sub-block and the hierarchy of this

2013-04-14 21:20:49 4600 2

原创求解xilinx ISE使用报错的处理——Port <clk> has illegal connections. This port is connected to an input buffer

用ISE综合时报如下错误：Port has illegal connections. This port is connected to an input buffer and other components clk是我用的系统时钟，作为输入，当然要接input buffer，然而我的工程有很多子模块，当然也要将clk连到各个component，报这个错究竟是啥意思呢？改怎么解决？希望

2013-04-14 20:52:54 10817 5

原创四组6比特的并行数据转换成串行数据

今天随手写了一个四组6比特的并行数据转换成串行数据的模块，这里贴出来跟大家分享一下环境：ISE10.1 synplicity 9.6.2综合 modelsim6.5仿真程序如下：module parallel(clk,rst,r1,r2,r3,r4,dout,flag1,flag2,flag3,flag4);//6位并串转换程序input clk,rst;input[5:

2013-04-11 10:01:19 1687

转载 verilog中的timescale的解析

`timescale是Verilog HDL 中的一种时间尺度预编译指令，它用来定义模块的仿真时的时间单位和时间精度。格式如下：`timescale 仿真时间单位/时间精度注意：用于说明仿真时间单位和时间精度的数字只能是1、10、100，不能为其它的数字。而且，时间精度不能比时间单位还要大。最多两则一样大。比如：下面定义都是对的：`timescale 1ns/1ps

2013-04-10 17:09:22 5230 1

转载 FIFO的学习

16*16位FIFO的功能框图其中，clock为系统时钟信号输入，reset为系统复位信号，read为读数据信号允许信号，write为写入FIFO允许信号，fifo_in[15:0]为数据输入，fifo_out[15:0]为数据输出，fifo_empty为指示FIFO当前是空的，这种情况下，只能对FIFO进行写入数据操作；fifo_full指示当前FIFO是满的，这种情况下，当然只能对F

2013-04-10 15:49:58 782

原创 verilog 24分频代码

程序如下：module div_24(clk,reset_n,dclk_h);input clk,reset_n;output dclk_h;reg dclk_h=0; 注意：modelsim是一个很傻瓜式的软件，模块的输入输出变量一定要赋初值，否则就会出错。例如这里的输出一定要赋初值，否则输出为高阻态reg [3:0] clk_cnt;always @ (posedg

2013-04-10 11:17:37 1552

转载 verilog程序，ISE 10.1环境下，综合出错“ this signal is connected to multiple drivers.”

ISE调试手记，问题总结与解决（2）：背景：Xilinx公司的FPGA ，ISE 10.1 开发环境， verilog HDL语言问题描述：检查语法没有错误，用modelsim仿真也可以，但综合时出错，错误如下：ERROR:Xst:528 - Multi-source in Unit on signal ; this signal is connected to multip

2013-04-09 11:27:24 6049

原创 Verilog非阻塞赋值的仿真/综合问题

指导方针和结论（概要）：＃1：当为时序逻辑建模，使用“非阻塞赋值”。＃2：当为锁存器（latch）建模，使用“非阻塞赋值”。＃3：当用always块为组合逻辑建模，使用“阻塞赋值”＃4：当在同一个always块里面既为组合逻辑又为时序逻辑建模，使用“非阻塞赋值”。＃5：不要在同一个always块里面混合使用“阻塞赋值”和“非阻塞赋值”。

2013-04-08 19:34:17 1043

转载 modelsim错误处理

仿真前最起码应该先检查语法通过后再仿真嘛，或者综合通过后更保险啦……ModelSim错误：syntax error, unexpected "IDENTIFIER", expecting ".*" or '.'http://blog.csdn.net/jbb0523/article/details/6972057

2013-04-08 17:42:17 1895

转载 ISE错误：“Cannot mix blocking and non blocking assignments on signal ”

这里作为笔记记录一些问题其解决的方案：看英文的意思是不能对信号同时进行阻塞和非阻塞赋值。详细请见：http://blog.csdn.net/jbb0523/article/details/6958436

2013-04-08 17:37:37 1668

原创新手报到

今天终于开通本网站的博客了，特来此地报到。借此宝地希望认识更多的技术朋友，希望能和大家一起交流学习。我是一个FPGA刚入门的菜鸟，有很的不懂的问题，以后还得望广大朋友指导。嘿嘿，我最近主要是用FPGA在做LDPC信道编解码，不知道有没有朋友做个这个？求交流

2013-04-07 19:46:33 473

zhenzhen90的专栏