【常识】高尔夫计分规则

记分卡看似简单,但要先认识它,熟悉它,常用它,它才会看起来的确简单,变得简单。兹就相关事项简介如下:


(1) 十八洞记分卡

(a) 分前九洞(front nine或out)及后九洞(back nine或in)。前九洞洞号为1至9,标准三杆(par 3)及五杆(par 5)各二洞,标准四杆(par 4)有五洞;后九洞洞号10至18,标准三杆及五杆亦各二洞,标准四杆亦有五洞。

(b) 分前九洞各洞差点(handicap或HDCP)或杆数指数(stroke index或s.i.)分别为1、3、5、7、9、11、13、15、17;及后九洞各洞差点或杆数指数分别为2、4、6、8、10、12、14、16、18。它们都分别配置在各洞。

(2) 二十七洞记分卡

分为三区,如A、B、C或用东西南等,各九个洞,洞号各自1至9,差点或杆数指数亦各为1至9。

(3) 三十六洞记分卡

分为四区,如A、B、C、D或用东西南北等,每区各九个洞,洞号各自1至9,差点或杆数指数亦各为1至9。有时合成二座18洞球场,则其记分卡之设计就如同(1)18洞球场之记分卡。

(4) 各种记分卡上所列项目如下:

(a)洞号(hole number):

18洞洞号为1至9, 10至18;27洞洞号分别是1至9, 1至9, 19;36洞洞号1至9, 1至9, 1至9, 1至9,或为1至18及1至18。

(b)标准杆数(par):

绝大多数球的球洞都只有标准 3, 4, 5杆洞;仅极少数球场才有标准6杆洞的。

(c)差点或杆数指数(HDCPC或s.i)

大多为前九洞为奇数(1、3、5、7、9、11、13、15、17),后九洞係偶数(2、4、6、8、10、12、14、16、18);27及36洞的记分卡,分三区或四区,各区仅9洞,故洞号只有1至9,因此差点数亦仅有1至9。

(d)码数或公尺数 (yardage或meter)

各洞均分别列有蓝色(blue tee)、白色(white tee)和红色(red tee)等三个梯台的码数。例如,Hole No. 3(第三洞), Par 3(标准3杆), 190(蓝梯)、175码(白梯)、135(红梯), HDCP 7(差点7);Hole No.5, Par 4, 460、445、405, HDCP 3;Hole No. 1, Par 5, 615、595、525 ,HDCP5。

(e)记杆数栏:

因为一组最多四人,因此大致有前九洞和后九洞都有每洞四格,各有每洞杆数、各实打合计杆数、十八洞合计总杆数(total score)、差点及减去差点后之净杆数(net score)。

(f)其他记事栏

记分卡上必定列有比赛名称(name of competition)、日期(date)、球员姓名(player’s name)空白栏及签名处(attested by)、记分员签名处(approved、marked by、marker);比赛结束,核对各洞杆数或分数后,打球球员及记分球员均必须在记分卡上签名,记分卡才有效。

(g)当地规则

记分卡背面有单行或当地规则(Local Rule),打球前应先行阅读,有不明白之处应询问查清楚。


以下是重新表述后的内容: 单周期 MIPS CPU 的微程序地址转移逻辑设计:在单周期 MIPS CPU 架构中,微程序地址转移逻辑是关键部分。它负责根据当前微指令的执行情况以及 CPU 内部的各种状态信号,准确地计算出下一条微指令的地址。这一逻辑需要综合考虑指令类型、操作完成情况、是否发生异常等多种因素,以确保微程序能够按照正确的顺序和逻辑进行执行,从而实现 MIPS 指令的准确译码与控制。 MIPS 微程序 CPU 的设计:设计一款基于微程序控制的 MIPS CPU,其核心在于构建微程序控制器。该控制器通过存储微指令序列来实现对 CPU 各部件的控制。微指令中包含对数据通路操作的控制信号以及微程序地址转移信息。在设计过程中,需要精心设计微指令格式,使其能够高效地表示各种操作控制信息,同时合理安排微指令存储器的组织结构,确保微指令的快速读取与准确执行,从而实现 MIPS 指令集的完整功能。 MIPS 硬布线控制器的状态机设计:在采用硬布线控制方式的 MIPS CPU 中,状态机是控制器的核心组成部分。状态机根据输入的指令操作码、状态信号等信息,在不同的状态之间进行转换。每个状态对应着 CPU 在执行一条指令过程中的一个特定阶段,如取指、译码、执行、访存等。状态机的设计需要精确地定义各个状态的转换条件以及在每个状态下输出的控制信号,以确保 CPU 能够按照正确的时序和逻辑完成指令的执行过程。 多周期 MIPS 硬布线控制器 CPU 设计(排序程序):设计一款多周期 MIPS 硬布线控制器 CPU,用于运行排序程序。在这种设计中,CPU 的每个指令执行周期被划分为多个子周期,每个子周期完成指令执行过程中的一个特定操作。硬布线控制器根据指令操作码和当前周期状态,生成相应的控制信号来协调 CPU 数据通路的操作。针对排序程序的特点,需要优化控制器的设计,合理安排指令执行的周期划分
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