工具篇:在FPGA开发 Verilog/Systemverilog过程中sublime的语法设置技巧

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工具篇:在开发 Verilog/Systemverilog过程中sublime的语法设置技巧Sublime Text是一款流行的文本编辑器,可以用于Verilog和SystemVerilog的开发。在使用Sublime Text进行开发时,正确的语法设置非常重要,可以提高代码的可读性和编写效率。https://mp.weixin.qq.com/s?__biz=MzIyMzQ5MTY4OQ==&mid=2247485740&idx=4&sn=63055d6e1335d8ea78b679267189c100&chksm=e81c2a2adf6ba33cd88adb051540ddcda51ca2bfae65e2b79568e218a6bc8d2312073b4cbdde#rdSublime Text是一款流行的文本编辑器,可以用于Verilog和SystemVerilog的开发。在使用Sublime Text进行开发时,正确的语法设置非常重要,可以提高代码的可读性和编写效率。本文将介绍在开发Verilog和SystemVerilog过程中Sublime Text的语法设置技巧。

首先,需要安装Sublime Text的Verilog/SystemVerilog语法包。可以通过Package Control进行安装,具体步骤如下:

1. 打开Sublime Text,按下“Ctrl+Shift+P”打开命令面板;

2. 在命令面板中输入“Package Control: Install Package”并回车;

3. 在弹出的列表中搜索“Verilog/SystemVerilog”并安装。

安装完成后,Sublime Text会自动识别Verilog和SystemVerilog文件,并根据语法高亮显示代码。下面分别使用两个案例来演示详细的配置使用方法。

案例1:高亮显示Verilog/Systemverilog语法设置

在sublime页面按ctrl + shift + p快捷键输入install,选择install package

再次按ctrl + shift + p快捷键,输入install,选择install package,进入到如下界面,输入verilog或system verilog,选择后回车即可安装

点击安装点击界面右下角的plain text

选择systemverilog即可

案例2:sublime如何高亮选中的所有文本

正常情况下, 我们双击选中一个单词, 对于和它匹配的其他位置的这个单词其默认是有一个框框的提示。这个提示不明显

安装一个word highlight的插件,cmd + shift +p 搜索可以看见word highlight

打开配置,设置配置如下:

{

"draw_outlined": false,

"color_scope_name": "wordhighlight",

}

保存文件,再次双击内容即可高亮显示

自定义语法设置

除了安装语法包外,还可以根据自己的需求进行语法设置。可以通过以下步骤进行设置:

1. 打开Sublime Text,点击“Preferences”->“Settings”;

2. 在打开的文件中,可以看到两个区域,分别是“User”和“Default”;

3. 在“User”区域中添加以下代码:

{

  "color_scheme": "Packages/User/SublimeLinter/Monokai (SL).tmTheme",

  "font_size": 13,

  "tab_size": 2,

  "translate_tabs_to_spaces": true,

  "draw_white_space": "all",

  "rulers": [80],

  "trim_trailing_white_space_on_save": true,

  "ensure_newline_at_eof_on_save": true,

  "word_wrap": true,

  "wrap_width": 80,

  "auto_complete": true,

  "auto_complete_commit_on_tab": true,

  "auto_complete_with_fields": true,

  "auto_complete_selector": "source - comment",

  "highlight_line": true,

  "highlight_modified_tabs": true,

  "line_padding_bottom": 1,

  "line_padding_top": 1,

  "show_definitions": false,

  "show_encoding": true,

  "show_line_endings": true,

  "show_panel_on_build": false,

  "show_tab_close_buttons": false,

  "smart_indent": true,

  "spell_check": false

}

在上面的代码中,可以根据自己的需求进行修改,例如修改字体大小、设置缩进、开启自动补全等。

使用插件增强语法设置

除了自定义语法设置外,还可以使用Sublime Text的插件增强语法设置。例如,可以使用SublimeLinter插件进行语法检查,使用BracketHighlighter插件进行括号匹配等。可以通过Package Control进行安装和管理插件。

总之,在开发Verilog和SystemVerilog过程中,正确的语法设置可以提高代码的可读性和编写效率。可以通过安装语法包、自定义语法设置和使用插件等方式进行设置。

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