HLS入门实践

最新推荐文章于 2024-05-25 18:07:35 发布
最新推荐文章于 2024-05-25 18:07:35 发布
阅读量3.4k 收藏 31
点赞数 5
文章标签： fpga开发
版权声明：本文为博主原创文章，遵循 CC 4.0 BY-SA 版权协议，转载请附上原文出处链接和本声明。
本文链接：https://blog.csdn.net/zhoushuaiyxlmwan/article/details/130849466
版权

HLS入门实践

文章目录

1.HLS基本知识简述

1.1 HLS简介

HLS(High-Level Synthesis)高层综合，就是将 C/C++的功能用 RTL 来实现，将 FPGA 的组件在一个软件环境中来开发，这个模块的功能验证在软件环境中来实现，无缝的将硬件仿真环境集合在一起，使用软件为中心的工具、报告以及优化设计，很容易的在 FPGA 传统的设计工具中生成 IP。
传统的 FPGA 开发，首先写 HDL 代码，然后做行为仿真，最后做综合、时序分析等，最后生成可执行文件下载到 FPGA 使用，开发周期比较漫长。
使用 HLS，用高级语言开发可以提高效率。
因为在软件中调试比硬件快很多，在软件中可以很容易的实现指定的功能，而且做 RTL仿真比软件需要的时间多上千倍。

1.2 HLS相关知识概念

HLS是高层综合（High level Synthesis），是将C或者c++语言编译为FPGA能够读懂和运行的RTL级别的语言。

HLS包含下面这些阶段

  • scheduling：确定每个时钟周期中执行哪些步骤
  • Binding：确定哪些硬件资源会被用到
  • 控制逻辑提取：提取控制逻辑，创建一个有限状态机（FSM：Finite state machine）来进行RTL的设计。

HLS需要对相应的c代码进行下面的综合

  • Area：用到的LUT，寄存器，BRAM和DSP48的数量
  • 时延：函数算出所有输出用的时钟周期
  • II（Initiation interval）:函数可以接受新的输入数据需要的时钟周期
  • 循环迭代时延：运行一次循环需要的时钟周期
  • 循环间隔时延：新运行一次循环需要的时钟周期
  • 循环时延：运行循环需要的所有时钟周期

vivado HLS需要进行的步骤

  • 编译、执行（仿真）、调试相应的c语言代码
  • 把c算法综合为RTL实现，在这个过程中可以使用优化指令
  • 生成综合分析报告并分析设计
  • 验证RTL的实现
  • 打包RTL进入IP块

vivado HLS软件需要的输入信息

  • c函数用c/c++、SystemC、OpenCL API或者C kernel写成
  • Constrains：资源限制，例如时钟周期、时钟不确定性、与FPGA目标板
  • Directives：可选的过程，来实现特定的优化
  • c测试台（c test bench）与相关文档
  • HLS用c测试台来仿真c代码并且验证相应用c/RTL联合仿真得到的RTL输出

vivado HLS软件输出的信息

  • RTL实现文件，用HDL（hardware description language）语言写成，这是最重要的输出，有两种模式，VHDL语言和Verilog语言。这种实现文件会被作为IP块，并且可以被其他xilinx的设计工具所使用。
  • 报告文档：综合、c/RTL协同仿真、IP封装的输出结果。

Synthesis,optimization,analysis

  • 创建工程，初始solution
  • 验证相应的c没有错误
  • 运行synthesis获得一系列结果
  • 分析结果

在HLS中有下面这些优化方法

  • pipeline，在上个进程运行结束前开始下个进程
  • 给函数、循环、区域指定时延
  • 针对具体的操作指令同时运行
  • 选择相应的I/O协议确保硬件可以与其他的设施相连接

2. HLS技术认识

2.1 与VHDL/Verilog关系

在 FPGA 硬件开发上，VHDL/Verilog 与 HLS 相比，就好比是几十年前的汇编语言与现在的 C 语言。RTL（寄存器传输级别，基于 VHDL/Verilog 语言）逐步发展，但 VLSI 系统的复杂性呈指数级增长，使 RTL 设计和验证过程成为生产力的瓶颈。

HLS（高级综合）通过提高抽象级别， 可以减少最初的设计工作量，设计人员可以集中精力描述系统的行为，而不必花费时间来实现微体系结构的细节，且验证被加速、设计空间探索(DSE)更快、定位新平台非常简单、软件工程师可以访问 HLS 等这些好处加在一起，减少了设计和验证时间，降低了开发成本，并降低了进行硬件项目的门槛，因此缩短了产品上市时间，并且在异构系统上使用硬件加速已成为更具吸引力的选择。但是在结果质量(QoR)上，HLS 工具还落后于 RTL，但 HLS 的开发时间少、生产率高这些优点还是当前用于快速原型设计和较短上市时间的可行选择。

2.2 关键技术问题

字长分析和优化
FPGA 的一个最主要特点就是可以使用任意字长的数据通路和运算。因此，FPGA 的 HLS 工具不需要拘泥于某种固定长度（如常见的 32 位或 64 位）的表达方式，而可以对设计进行全局或局部的字长优化，从而达到性能提升和面积缩减的双重效果。
循环优化
循环优化一直是 HLS 优化方法的研究重点和热点，因为这是将原本顺序执行的高层软件循环有效映射到并行执行的硬件架构的重点环节。
一个流行的循环优化方法，就是所谓的多面体模型，即 Polyhedral Model。多面体模型的应用非常广泛，在 HLS 里主要被用来将循环语句以空间多面体表示，然后根据边界约束和依赖关系，通过几何操作进行语句调度，从而实现循环的变换。需要指出的是，多面体模型在 FPGA HLS 里已经取得了相当的成功，很多研究均证明多面体模型可以帮助实现性能和面积的优化，同时也能帮助提升 FPGA 片上内存的使用效率。
对软件并行性的支持
C/C++与 RTL 相比，一个主要的区别是，前者编写的程序被设计用来在处理器上顺序执行，而后者可以通过直接例化多个运算单元，实现任务的并行处理。
随着处理器对并行性的逐步支持，以及如 GPU 等非处理器芯片的兴起，C/C++ 开始逐渐引入对并行性的支持。例如，出现了 pthreads 和 OpenMP 等多线程并行编程方法，以及 OpenCL 等针对 GPU 等异构系统进行并行编程的 C 语言扩展。
因此作为 HLS 工具，势必要增加对这些软件并行性的支持。例如，LegUp 就整合了度 pthreads 和 OpenMP 的支持，从而可以实现任务和数据层面的并行性。

2.3 存在的技术局限性

  • 字长分析和优化需要 HLS 的使用者对待综合的算法和数据集有深入的了解，这也是限制这种优化方式广泛使用的主要因素之一。
  • HLS 工具的结果质量（QoR）往往落后于手动寄存器传输级别（RTL）流程的质量。
  • 在性能和执行时间上，HLS 设计的平均水平明显较差，但在延迟和最大频率方面，与 RTL 差异不那么明显，且 HLS 方法还会浪费基本资源，平均而言，HLS 使用的基本 FPGA 资源比 RTL 多 41%，在以千位为单位的 BRAM 使用情况的论文中，RTL 更胜一筹。

3. HLS 完成 led 灯闪烁

本次实验使用的是Z7-Lite7020，芯片为Xilinx的 xc7z020clg400- 2

3.1. 新建一个 HLS 工程

安装好 Vivado 套件后，已经自动安装好了 HLS，我们只需打开 Vivado HLS 即 可
在这里插入图片描述
打开 HLS 后如下图所示，点击 Create New Project，创建一个新的工程
在这里插入图片描述
在这里插入图片描述
接下来选择定成函数，我们在这里暂不不添加，直接点击 Next
在这里插入图片描述
接下来是添加 C 仿真文件，我们同样先不添加，点击 Next
在这里插入图片描述
接下来进行器件的选择，在首先我们点击图中所示位置选择元器件
在这里插入图片描述
在这里插入图片描述
在导航栏中，文件列表所示
在这里插入图片描述
其中 source 栏用来存放功能函数的源码，Test Bench 用来存放 C 仿真文件， solution 中包含着本次工程运行中和运行完成后的输出文件

3.2 添加源文件

首先，我们添加本次工程的源码，右键 Source，点击 New file，在弹 出的窗口中，选中我们存放源码的目录后。新建一个 led.cpp 文件
在这里插入图片描述
回到保存后 HLS 会自动打开我们刚创建的文件，我们可以在该文件中编写， 我们要实现的函数的代码
在这里插入图片描述
按照同样的方法，我们可以为该 cpp 文件添加一个头文件
在这里插入图片描述

3.2.1 led.h
#ifndef _SHIFT_LED_H_
#define _SHIFT_LED_H_
#define CNT_MAX 100000000
//#define CNT_MAX 100
#define FLASH_FLAG CNT_MAX-2
typedef int led_t;
typedef int cnt_t;
void flash_led(led_t *led_o , led_t led_i);
#endif

其中计数最大值 CNT_MAX 100000000 是在 100M 时钟频率下计数一秒钟所 需要的计数次数，在仿真的时候，我们可以将其注释掉，采用下一个最大值定义， 这样能够加快我们仿真的速度，FLASH_FLAG 是 LED 闪烁的标志，当计数到该值时，LED 发生变化。 接下来时对 int 类型变量的从定义。最后声明了一个函数，这也是我们本次工程中所需要设计的定成函数

3.2.2 led.cpp
#include "led.h"

void flash_led(led_t *led_o , led_t led_i){
	cnt_t i;
	for(i=0;i<CNT_MAX;i++){
		if(i==FLASH_FLAG){
			*led_o = ~led_i;
		}
	}
}
3.2.3 添加 C 仿真文件

添加仿真文件的步骤与添加源文件类似，右键 Test Bench，选择添加新建文 件，在弹出窗口新建一个 test_led.cpp

test_led.cpp

#include "led.h"
#include "stdio.h"

int main(){

	led_t led_i=0x01;
	led_t led_o;
	const int SHIFT_TIME = 4;
	int i;
	for(i=0;i<SHIFT_TIME;i++){
		flash_led(&led_o , led_i);
		led_i = led_o;
		printf("shift_out is %d \n",(int)(led_o&0x01));
	}
}

在仿真文件中，我们将引入了 led.h 这个头文件，并且调用了 flash_led 这个 函数，在仿真文件中，我们将这个输出从新给到输入，最终来输出 led_o 观察 led_o 的变化。完成 C 仿真文件后，我们可以进行 C 仿真和 C 综合映射到 RTL 电路

3.2.4 进行 C 仿真与 C 综合

进行仿真之前，我们首先选中我们要仿真的顶层函数，点击 project→选择 project seethings→选择 synthesis→browser→选择 flash_led 作为顶层函数
在这里插入图片描述
然后点击 project → Run C simulation

在 Console 窗口中，我们可以看到输出的结果时 01 交替变化，证明 C 仿真 的结果正确
在这里插入图片描述
如果出现下面的报错将led.h和led.cpp文件删除重新编写

image-20230516155832146

接下来，进行 C 综合，编译器会将 C++代码映射到 RTL 电路，点击 Solution →Run C Synthesis→Active Solution。等待一段时间后，编译器会提示综合后的结果
在这里插入图片描述
在这里插入图片描述
我们可以查看 C 综合后生成的 RTL 代码，值得说明的是，由 HLS 生成的代 码不具有可读性。在 Solution 的 Syn 中可以找到生成的 Verilog 代码
在这里插入图片描述

3.2.5 联合仿真

接下来，我们进行 C/RTL 联合仿真，来验证映射出来的 RTL 电路是否正确。Vivado HLS会利用我们的C Testbench 自动生成Verilog的Testbench， 同时，联合仿真结束过后，我们可以通过使用 Vivado 或者 Modelsim 来查看仿真

点击 Solution → Run C/RTL Cosimulation
在这里插入图片描述
在这里插入图片描述

3.3 导出IP 核

点击 solution 选择 Export RTL 即可以将 HLS 所生成的 RTL 电路导出为 IP 核
在这里插入图片描述

3.4 创建 Vivado 工程

创建完工程后，我们将由 HLS 生成的 IP 添加到我们的 IP 仓库中。点击 settings
在这里插入图片描述
然后点击 IP，选中仓库，再点击+号进行添加由 HLS 生成的 IP
在这里插入图片描述
在弹出的界面中，定位到 Solution，点击选择系统将自动识别到 IP
在这里插入图片描述
点击 apply → OK,即可将 IP 添加到仓库中。 接下来我们来验证 HLS 生成的 IP 是否被导入到 Vivado IP 仓库。点击 IP Catalog 即可发现 HLS 已经被添加到了 IP 仓库中
在这里插入图片描述
在 IP Catalog 中选中由 HLS 生成的 IP，双击并生成该 IP
在这里插入图片描述
向工程中添加一个新的文件，用于完成本次实验，点击 Add file
在这里插入图片描述
在这里插入图片描述
在这里插入图片描述

`timescale 1ns / 1ps
//
// Company: 
// Engineer: 
// 
// Create Date: 2023/05/16 17:58:35
// Design Name: 
// Module Name: led
// Project Name: 
// Target Devices: 
// Tool Versions: 
// Description: 
// 
// Dependencies: 
// 
// Revision:
// Revision 0.01 - File Created
// Additional Comments:
// 
//


module led(
    input wire clk   ,
    input wire rst_n ,
    
    output wire led_o
    );
    wire rst ;//同步复位
    wire ap_ready ;//当前可以接收下一次数据
    reg ap_start ;//IP 开始工作
    reg led_i_vld ;//输入数据有效
    wire led_o_vld ;
    reg led_i ;//输入的 led 信号
    wire led_o_r ;
    wire ap_done ;
    wire ap_idle ;
    reg [1:0] delay_cnt ;
    
    assign led_o = led_o_r ;
    assign rst = ~rst_n ;

    
    always @(posedge clk or negedge rst_n) begin
        if(!rst_n) begin
            delay_cnt <= 2'd0;
        end
        else if(delay_cnt[1] == 1'b0) begin
            delay_cnt <= delay_cnt + 1'd1;
        end
    end
    
    always @(posedge clk or negedge rst_n) begin
        if(!rst_n) begin
            ap_start <= 1'b0;
        end
        else if(delay_cnt[1]==1'b1)begin
            ap_start <= 1'b1;
        end
    end
    
    always @(posedge clk or negedge rst_n) begin
        if(!rst_n) begin
            led_i_vld <= 1'b0;
        end
        else if(delay_cnt[1]==1'b1)begin
            led_i_vld <= 1'b1;
        end
    end
    
    always @(posedge clk or negedge rst_n) begin
        if(!rst_n) begin
            led_i <= 1'b0;
        end
        else if(led_o_vld==1'b1)begin
            led_i <= led_o_r ;
        end
    end
    
    flash_led_0 inst_flash_led (
        .led_o_ap_vld(led_o_vld), // output wire led_o_V_ap_vld
        .ap_clk(clk), // input wire ap_clk
        .ap_rst(rst), // input wire ap_rst
        .ap_start(ap_start), // input wire ap_start
        .ap_done(ap_done), // output wire ap_done
        .ap_idle(ap_idle), // output wire ap_idle
        .ap_ready(ap_ready), // output wire ap_ready
        .led_o(led_o_r), // output wire [0 : 0] led_o_V
        .led_i(led_i) // input wire [0 : 0] led_i_V
    );
endmodule

添加管脚约束
先创建一个.xdc 的约束文件，左侧边栏 Project Manager 下，点击 Add Source 图标

在这里插入图片描述
在这里插入图片描述
在这里插入图片描述
在这里插入图片描述

##############LED define################## 
set_property PACKAGE_PIN P15 [get_ports {led_o}]
set_property IOSTANDARD LVCMOS33 [get_ports {led_o}]
##############Reset define################## 
set_property PACKAGE_PIN P16 [get_ports {rst_n}]
set_property IOSTANDARD LVCMOS33 [get_ports {rst_n}]
##############50M CLK define################## 
create_clock -period 20.000 -name clk -waveform {0.000 10.000} [get_ports clk]
set_property PACKAGE_PIN N18 [get_ports {clk}]
set_property IOSTANDARD LVCMOS33 [get_ports {clk}]

4.总结

C语言代码中
子函数对应所需功能的模块，
主函数对应测试平台，用于为子函数输入激励；
步骤：
1、在 C 环境下验证子函数功能，
2、使用 Modelsim 查看生成的 vsim.wlf 文件，时序，
3、编译IP核
4、调用

参考文章

https://blog.csdn.net/QWERTYzxw/article/details/117279573

Z7-Lite 系列教程之HLS篇

849879773
关注
  • 5
    点赞
  • 踩
  • 31
    收藏
    觉得还不错? 一键收藏
  • 1
    评论
HLS官方文档（word版）
04-21
vivado HLS的官方文档，费尽了千辛万苦转换成的word版，便于翻译
vivado hls入门
10-25
Vivado HLS的入门教程，实现axi hp接口的DDR内存访问，(日语，但很容易看懂，步骤十分详细）
HLS入门
最新发布
lxr0106的博客
05-25 1011
理解HLSHLS在Quartus上的实现。
Vivado HLS(High-level Synthesis)笔记一：HLS基本流程
h__ang的博客
05-10 1万+
前言 实验室项目需要，需要将在服务器段跑出的网络参数配置到FPGA上，一种方法是直接利用verilog或者vhdl直接去写一个网络的前向传播模型，另一种就是用 C/C++ 来描述网络的前向传播模型，然后利用Vivado的HLS将其转化为硬件描述语言——verilog或者vhdl。第一种方法资源利用率高，但需要考虑时序和并行性（硬件语言设计的两个重要因素），这一点比较困难；第二种方法相对高效且容易一...
HLS最全知识库
OpenFPGA的博客
09-02 2002
HLS最全知识库副标题-FPGA高层次综合HLS(二)-Vitis HLS知识库高层次综合（High-level Synthesis）简称HLS，指的是将高层次语言描述的逻辑结构，自动转换成低抽象级语言描述的电路模型的过程。对于AMD Xilinx而言，Vivado 2019.1之前（包括），HLS工具叫Vivado HLS，之后为了统一将HLS集成到Vitis里了，集成之后增加了一些功能，同时将...
流媒体之HLS详解
热门推荐
技术控的笔记
01-11 21万+
HLS（HTTP Live streaming），是基于HTTP的流媒体传输协议，由apple公司所提出的一种由于传输音视频的协议交互方式，当前HLS被广泛应用于视频点直播领域。HLS采用HTTP协议传输音视频数据，HLS通过将音视频流切割成一个个小的TS切片及生成m3u8的播放列表文件，播放客户端通过HTTP协议下载播放列表文件，按照播放列表文件制定的顺序下载切片文件并播放，从而实现便下载边播放，类似于实时在线播放的效果。
HLS入门简述
谦豫
07-11 2309
简要介绍HLS工具
流媒体协议HLS和DASH
夏日 の blog
09-28 2817
简要介绍流媒体协议HLS和DASH
HLS协议的解读
beautyfuel的博客
11-09 2959
今天来介绍一下HLS协议，这个协议是由苹果公司提出并推广开来的。来一段维基百科的定义。 HTTP Live Streaming（缩写是HLS）是一个由苹果公司提出的基于HTTP的流媒体网络传输协议。是苹果公司QuickTime X和iPhone软件系统的一部分。它的工作原理是把整个流分成一个个小的基于HTTP的文件来下载，每次只下载一些。当媒体流正在播放时，客户端可以选择从许多不同的备用
TypeScript入门实践-基础篇
01-08
技术胖说：Deno（v8引擎） 有可能代替 node 前言 什么是 TypeScript？ TypeScript 是一种由微软开发的自由和开源的编程语言 它是 JavaScript 的一个超集，扩展了 JavaScript 的语法。 TypeScript是属于编程语言，...
Xilinx_HLS官方手册集合压缩包
08-15
Xilinx HLS用户手册是初学者入门的必备指南。它详细介绍了HLS工具的安装、配置、以及如何创建和编译HLS项目。手册涵盖了基本操作，如代码输入、优化策略、时序分析和性能评估，同时还包含了错误处理和调试技巧。通过...
XILINX HLS设计方法及教程合集
01-10
这可能是一份针对初学者的FPGA设计入门教程，通过HLS介绍FPGA的基本设计概念和流程，帮助新用户理解如何使用HLS工具从零开始构建FPGA项目。 7. **HLS设计方法指南**： 这个指南可能深入探讨了HLS设计的最佳实践，...
高层次综合hls例程
12-20
1. **入门教程**：介绍HLS工具的安装、配置和基本操作，以及如何创建第一个HLS工程。 2. **C/C++语法与HLS**：讲解如何利用C/C++特性（如循环、函数、指针等）来描述硬件，并解释HLS如何将这些高级语言语句转换为...
FFMPEG完美入门资料
01-25
FFMPEG完美入门资料.pdf这个文件很可能是详细讲解这些概念和实践操作的教程，对于初学者来说是一份宝贵的资源。深入学习并实践FFmpeg，不仅可以理解多媒体处理的基本原理，还能提升在音视频处理项目中的专业能力。
High-Level-Synthesis-Flow-on-Zynq-using-Vivado-HLS-master.zip
08-09
本教程“High-Level-Synthesis-Flow-on-Zynq-using-Vivado-HLS-master.zip”正是以此为主题，通过四个实际的HLS入门示例，帮助读者掌握如何在Zynq平台上使用Vivado HLS工具。 Vivado HLS是Xilinx提供的一个强大的...
流媒体协议（一）：HLS 协议
weixin_30364147的博客
12-21 397
一、HLS 概述 HLS 全称是 HTTP Live Streaming，是一个由 Apple 公司提出的基于 HTTP 的媒体流传输协议，用于实时音视频流的传输。目前HLS协议被广泛的应用于视频点播和直播领域。 1. 原理介绍： 通过将整条流切割成一个小的可以通过 HTTP 下载的媒体文件, 然后提供一个配套的媒体列表文件, 提供给客户端, 让客户端顺序地拉取这些媒体文件播放, 来实现...
hls实现播放m3u8视频&将视频流进行切片& HLS.js简介
sunwanfulove的博客
12-01 2789
HLS 协议本身实现了码率自适应,在不同带宽情况下,设备可以自动切换到最适合自己码率的视频播放1.跨平台性：支持iOS/Android/浏览器，通用性强。穿墙能力强：由于HLS是基于HTTP协议的，因此HTTP数据能够穿透的防火墙或者代理服务器HLS都可以做到，基本不会遇到被防火墙屏蔽的情况。切换码率快（清晰度）：自带多码率自适应，客户端可以选择从许多不同的备用源中以不同的速率下载同样的资源，允许流媒体会话适应不同的数据速率。客户端可以很快的选择和切换码率，以适应不同带宽条件下的播放。
读者学习过程中的一些问题总结——不定期更新
FPGA/MATLAB学习教程/源码/项目合作开发
10-26 6422
本章内容主要是根据订阅用户学习过程中提出的一些常规的，通用的软件操作问题，以及部分通用的编程类问题进行总结，不定期进行更新。
ffmpeg hls
10-12
ffmpeg是一款开源的跨平台视频处理工具，支持多种视频格式的转换、剪辑、合并等操作。而HLS（HTTP Live Streaming）是苹果公司提出的一种流媒体传输协议，可以将一个大的视频文件分割成多个小的TS文件进行传输，适用于网络带宽不稳定的情况下进行视频播放。 使用ffmpeg进行HLS的转换可以通过以下命令实现： ``` ffmpeg -i input.mp4 -c:v libx264 -c:a aac -f hls -hls_time 10 -hls_list_size 0 output.m3u8 ``` 其中，-i参数指定输入文件，-c:v和-c:a分别指定视频和音频的编码器，-f参数指定输出格式为HLS，-hls_time指定每个TS文件的时长（单位为秒），-hls_list_size指定m3u8文件中最多包含多少个TS文件的信息。

“相关推荐”对你有帮助么？

  • 非常没帮助
  • 没帮助
  • 一般
  • 有帮助
  • 非常有帮助
提交
评论 1
添加红包

请填写红包祝福语或标题

个

红包个数最小为10个

元

红包金额最低5元

当前余额3.43元 前往充值 >
需支付：10.00元
成就一亿技术人!
领取后你会自动成为博主和红包主的粉丝 规则
hope_wisdom
发出的红包
实付元
使用余额支付
点击重新获取
扫码支付
钱包余额 0

抵扣说明：

1.余额是钱包充值的虚拟货币，按照1:1的比例进行支付金额的抵扣。
2.余额无法直接购买下载，可以购买VIP、付费专栏及课程。

余额充值