2017年05月_纸上谈芯

10月 06月 05月

原创 System Verilog视频学习笔记（12）- VMM预览

VMM预览内容来自启芯-System Verilog视频============================================================== 目录结构：1、Coverage-DrivenVerification2、Testbench环境/架构3、What does VMMprovides?4、总结 ==============

2017-05-14 08:35:52 940

原创 System Verilog视频学习笔记（11）- Functional converage

Functional converage（功能覆盖率）内容来自启芯-System Verilog视频============================================================== 目录结构：1、验证流程2、计算功能覆盖率3、功能覆盖率建模4、总结 =====================================

2017-05-14 08:31:59 2919

原创 System Verilog视频学习笔记（10）- Inter-Thread Communication

Inter-Thread Communication（内部线程通信）内容来自启芯-System Verilog视频============================================================== 目录结构：1、内部线程通信2、event3、semaphores4、mailbox5、总结 ================

2017-05-13 20:43:36 4782

原创 System Verilog视频学习笔记（9）- Inheritance

OOP-Inheritance（面向对象-继承）内容来自启芯-System Verilog视频============================================================== 目录结构：1、继承2、多态3、数据保护4、总结 ==================================================

2017-05-13 20:05:36 1059

原创 System Verilog视频学习笔记（8）- Randomization

OOP-Randomization（面向对象-随机化）内容来自启芯-System Verilog视频============================================================== 目录结构：1、为什么需要随机？2、什么时候应用随机化？--------2.1 基于OOP的随机化--------2.2 变量约束-------

2017-05-13 11:40:05 1791

原创 System Verilog视频学习笔记（7）- OOP-Virtual Interface

OOP-Virtual Interface（面向对象-虚接口）内容来自启芯-System Verilog视频============================================================== 目录结构：1、Virtual Interface2、总结 ==========================================

2017-05-12 08:12:09 2757

原创 System Verilog视频学习笔记（6）- OOP-Encapsulation

OOP-Encapsulation（面向对象-封装）内容来自启芯-System Verilog视频============================================================== 目录结构：1、代码的抽象和可复用性2、SV中的OOP程序结构3、OOP封装4、OOP对象产生5、操作对象成员6、初始化对象7、数据保护

2017-05-11 20:18:45 1262

原创 System Verilog视频学习笔记（5）- Concurrency

Concurrency（并发操作）内容来自启芯-System Verilog视频============================================================== 目录结构：1、仿真器中的Concurrency（并发操作）2、并发线程产生fork-join3、Join选项4、等待子线程结束5、调试6、总结 =====

2017-05-09 21:27:33 1050

原创 System Verilog视频学习笔记（4）- Stimulus driven and received

Stimulusdriven and received内容来自启芯-System Verilog视频============================================================== 目录结构：1、驱动和采集DUT信号--------1.1 testbench timing--------1.2输入输出时钟偏斜--------1

2017-05-09 07:24:34 1015

原创 System Verilog视频学习笔记（3）- Language Basic

LanguageBasic内容来自启芯-System Verilog视频============================================================== 目录结构：1、System VerilogTestbench code structure2、System Verilog语法--------2.1 2-state(0|1)数据

2017-05-08 21:52:37 1778 2

原创 System Verilog视频学习笔记（2）- Testbench

Testbench 内容来自启芯-System Verilog视频============================================================== 目录结构：1、什么是验证？2、验证目标？3、验证过程4、Testbench架构5、testbench搭建6、个人总结 =======================

2017-05-08 07:38:12 5347

原创 System Verilog视频学习笔记（1）- Device Under Test

内容来自启芯-System Verilog视频目录结构：1、一个例子1.1Router端口1.2 Router描述1.3 时序2、代码结构3、个人总结 Device Under Test(DUT)DUT是待测试对象，DUT的如下三个关键词：（1）DUT功能描述（2）控制信号和数据信号（3）DUT的时序1、一个例子：

2017-05-07 16:18:51 4137 2