【HDL系列】半减器、全减器和减法器原理和设计

最新推荐文章于 2025-04-14 17:37:28 发布
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分类专栏： 纸上谈芯 文章标签： 全减器 半减器 减法器
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本文详细介绍了半减器、全减器和减法器的工作原理，包括真值表、逻辑表达式、Verilog描述和门电路图。并探讨了如何使用Verilog设计16比特的减法器，以及如何通过控制信号实现加法和减法的共用结构，以满足RISC-V算术指令的需求。

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目录

一、半减器

二、全减器

三、减法器

四、Verilog设计

减法器可由基础的半减器和全减器模块组成，或者基于加法器和控制信号搭建。

定义N比特被减数X，减数Y,差为D（difference）；

来自低比特借位Bi，向高比特借位Bi+1,i为比特序号；

所以，有以下结论：

一、半减器

半减器用于计算两比特Xi和Yi的减法，输出结果Di和向高位的借位Bo（Borrow output）。其真值表、逻辑表达式、Verilog描述和门电路图如下：

真值表

逻辑表达式

xor表示异或。

Verilog设计

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