TI高速ADC基础 SLAA510（二）

4.ADC管脚接口

一般来说，ADC包括以下6种接口：

• 模拟输入

• 参考/共模模式

• 时钟输入

• 数字输出

• 电源

• GND
  4.1模拟输入
  高速ADC通常采用差分输入，输入信号是180度反相的，使得信号是叠加的。与单端输入相比，由于消除了共模噪声，差分信号改善了ADC的噪声特性。此外，差分信号还降低了偶次谐波，这是由于信号被偏移了180度，对于偶次谐波，导致2x180,4X180,6X180度的相移，如下图所示
  
  与单端信号相比，差分信号的幅度仅于等效单端信号的一半，从而差分信号具有更优的谐波性能。小信号使得ADC具有更宽的裕量。一般而言，更多的裕量可以使ADC工作在线性区域，减少产生谐波的非线性影响。如下图所示：
  
  下图所示为双变压器ADC输入接口，变压器用于将单端信号转换成差分信号。
  
  单变压器会有少量的不匹配，会产生偶次谐波。第二级变压器用于校正这种不匹配，以降低偶次谐波。在高频信号时，采用变压器可以获得较高的性能。但是，对于基带信号或者低频信号，通常采用运放驱动ADC输入。
  4.2参考/共模模式
  参考电压和共模电压在ADC中具有不同功能。在许多ADC中，参考电压和共模电压具有相同的电平，或者有时ADC管脚会复用参考电压和共模电压功能。因此，这些信号术语有时会导致误解。
  参考电压决定的ADC的动态范围。数据手册通常会提供参考电压和动态范围的关系。
  
  参考电压可以由ADC内部生成，或者外部提供。为了获得数据手册标注的性能，需要提供正确的参考电压。对于外部参考，应尽量降低外部参考电压的直流噪声。参考电压上的噪声会直接影响ADC的SNR。
  图11中，共模电压VCM是指输入到差分模拟输入信号的直流电平。VCM用于将将差分输入信号偏置在电源和GND的中间。
  VCM有以下几种应用方式：

• 有些ADC有VCM管脚，输出内部产生的VCM

• 有些ADC将VREF设置成与VCM相同的电平，因此，VREF可用于生成VCM

• 设计师可选择外部提供VCM

对于外部产生的VCM，必须保证其电平与数据手册要求一致，错误的VCM电平会降低ADC的SNR。
4.3时钟输入/抖动
高速ADC通常采用差分时钟输入。时钟抖动及斜率是影响ADC的SNR的重要因素。时钟抖动对SNR的影响如下所示：


由上可知，对于理想ADC，时钟频率并不会影响SNR。若不考虑时钟抖动，时钟频率达到ADC设计极限（诸如建立、保持或模拟建立时间），从而最终导致SNR下降。
抖动不变时，SNR随输入信号频率增加而降低。

由上图所示，指定时钟抖动时，SNR随信号频率增加而降低。高频模拟输入信号对于时钟抖动有较大的误差。如果时钟信号上有随机噪声，会表现在频谱图上。如果时钟信号上有确定的误差信号，这个信号会与ADC的输入信号混合在一起，在频谱图上表现为杂散。
设计师必须考虑时钟抖动的两个重要因素。其一是ADC的孔径延迟，其二是外部输入时钟的抖动。这两个因素共同产生的抖动影响ADC的采样误差。

设计实例：
设计需求如下：
SNR=75dB
FIN=75MHz
客户选定的ADC其孔径抖动=80fs
为了满足客户的SNR需求，客户应用所能容忍的最大抖动是多少？
A：用公式3求解抖动

B：用公式4求解外部时钟抖动

因此，外部输入时钟抖动必须小于397fs。
下图展示了慢时钟沿导致较大的孔径抖动的情形。对于正弦时钟，增大时钟幅度可以改善孔径抖动进而提高ADC的SNR。

正弦波幅度与SNR的关系如下图所示：

那么问题来了，如果关注时钟上升斜坡，那为什么不直接给ADC提供方波时钟信号？答案是：方波时钟确实是一个可行的ADC时钟选择。但是，设计者必须在正弦和方波之间做出一系列的折衷。
其一是低抖动方波时钟与时钟频率范围间的折衷。对于大多数应用，通过窄带SAW或晶体滤波器以改进ADC时钟的close-in相位噪声（抖动）。滤波后，时钟变成低抖动正弦时钟，可以直接提供给ADC。这种方法的局限在于时钟频率范围受限于滤波器带宽。一些公司有时钟抖动清除及时钟分配芯片，这些芯片具有较好的相噪性能、方波输出和较宽的频率范围，其相噪特性足以满足系统需求，而不需要额外滤波器。
其二是方波时钟与正弦时钟在信号完整性方面的折衷。与正弦信号相比，方波信号具有丰富的谐波，具有高频分量。由于信号反射及对其它信号的干扰，高频分量会对电路设计带来较大困难。不管采用哪种时钟信号，必须对电路设计着重考虑，以满足ADC的抖动需求。
4.4实验评估
ADC的实验评估主要包括软件和硬件两个方面。
ADC实验评估的软件手段主要是FFT。由于其高速及准确性，FFT是时域到频域变换的卓越评估工具。
要实现FFT，必须理解一致性、加窗和频谱泄漏等概念。
下图显示了加窗和频谱泄漏。窗口选择不当会导致频谱泄漏。

某些设计者需要非整数个周期。在这些特殊情况下，由于频谱泄漏，不能使用FFT，可以使用布莱克曼窗或者傅利叶分析。这种方法允许采集非整数个周期信号，但是需要更多计算时间并且会对噪底计算和频率响应引入少量误差。
FFT一致性定义如下：

上式中的参数需遵循以下规则：
规则1：M是奇整数。M为整数是为了避免频谱泄漏，奇数的要求是由于规则3。
规则2：N是2的幂。FFT的点数必须是2的幂，通常是4096,8192，16384,32768或65536。选择N时，需要在计算时间、测量重复性等因素之间做权衡。
规则3：M和N是互质数。M和N互质是为了保证采集到非重复数的样本。由于FFT的特性，重复样本除了带来额外的计算量外，并不能提供更多的有用信息。由于N是2的幂，若限定M是奇整数，则可保证M和N互质。

规则4：FIN与FS的分辨率须大于输入源的最小分辨率要求。例如，模拟输入和时钟源的最小分辨率为10Hz，则它们不能被设置为小于10Hz的分辨率。在做FFT时，如果频率分辨率小于输入源的分辨率，会采集到非整数个周期，进而引起频谱泄漏。
设计实例：
需求如下：
Fin=70MHz
Fs=125Msps
分辨率为1Hz
求解M，N，Fin，Fs。
（1）取N=8192，M=NFin/Fs=4587.52，取M=4587.
（2）根据N重新计算Fs（保证分辨率为1Hz）
X=Fs/N=125M/8192=15258.789
X取整为Xnew=15258.
新的Fs=XnewN=152588192=124.993536Msps
（3）计算新的Fin
Fin=FsM/N=124.993536Msps*4587/8192=69.9988446MHz
ADC实验评估的硬件包括：
（1）时钟源：为达到所需的抖动要求，需通过BPF滤除close-in和宽带噪声
（2）模拟输入源：为达到所需的噪声和谐波要求，需通过BPF滤除噪声和谐波
（3）数据采集仪：保证采集仪具有足够的速度和存储容量用于FFT处理
典型的ADC实验设置如下图所示：