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EDA
Verilog等EDA相关
zlxiaoshanying
这个作者很懒,什么都没留下…
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Verilog行为仿真
系统函数显示$display$strobe$monitor仿真控制$finish$stop时间($time)文件操作$open$fdisplay$fwrite预编译语句其他仿真语句initialfork-joinwaitforce、releasedeassign1.概述对Verilog中用于验证的常用函数进行总结,方便以后使用。2.系统函数系统任务和系统函数的名字都是用字符"$"开头。2.1 显示$display用于.原创 2020-08-30 13:57:14 · 2660 阅读 · 0 评论 -
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概述循环语句介绍原创 2020-08-16 15:45:00 · 4138 阅读 · 0 评论 -
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概述task使用function使用原创 2020-08-16 10:58:49 · 2704 阅读 · 1 评论 -
Verilog中parameter使用
概述模块定义模块调用Questasim仿真1.概述Verilog中通过使用parameter可以在调用模块时修改模块里面的常数参数,提高模块的复用性,类似C语言中函数的形参,在模块调用时将参数传入模块。2.模块定义以简单的2选一电路为例,通过parameter配置输入参数的位宽进行说明:2.1模块内定义通过parameter配置输入位宽,默认为2bit:module Mux2_1(in1,in2,sel,out);parameter WIDTH=2;input[WIDTH:1] .原创 2020-08-15 21:57:47 · 16113 阅读 · 0 评论