【5】基础语法篇 - VL5 位拆分与运算

已于 2023-03-10 07:56:09 修改
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分类专栏： 牛客刷Verilog 文章标签： Verilog
于 2023-03-09 21:50:41 首次发布
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本文链接：https://blog.csdn.net/zm15058486207/article/details/129432196
版权
这篇博客记录了在VL5位拆分与运算中遇到的错误，包括语法错误、数据类型匹配问题、模块内部时序逻辑的忽视以及输入信号位数的错误。作者通过错误摸索，了解到在Verilog中应根据平台提供的代码框架确定数据类型，并在使用case语句或三目运算符时注意信号类型。同时，强调了时序逻辑在模块设计中的重要性。
摘要由CSDN通过智能技术生成

VL5 位拆分与运算

1 自己犯的错误

（1）语法错误

在begin end块 后面加了" ; "

 case(sel)
            2'b00: begin validout<=0; out<=0; end;
            2'b01: begin validout<=1; out
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