VL13 优先编码器电路① 1 题目 + 代码 + TestBench 考点/重难点:组合逻辑真值表的化简 思路:先求出y’然后求y 可是输入太多了,并不合适。 还是后来看了题解,选择用case语句正合适 即使是case语句也没有完全对,最终又看了题解,使用了casex才正确,其实也适用了casez也是不正确的 代码 `timescale 1ns/1ns module encoder_0( input [8:0] I_n , output reg [3: