【22】Verilog进阶 - 序列检测【STG变精通】

VL25 输入序列连续的序列检测

本题并不难【中等】难度给高了
【做题关键】
（1）需要使用移位寄存器的思路。其实reg型是寄存器，也可以当做是移位寄存器，重要的是对其的处理，使用的是移位寄存器的思路
（2）注意新移入数据存放在低位

1 题目 + 代码 + TestBench

很简单，没啥说的，直接上代码

代码

`timescale 1ns/1ns
module sequence_detect(
	input clk,
	input rst_n,
	input a,
	output reg match
	)