hdlbits系列verilog解答（Adder100）-70

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一、问题描述

创建一个100位二进制加法器，产生一个100位的和及一个进位输出。

模块声明
module top_module(
input [99:0] a, b,
input cin,
output cout,
output [99:0] sum );

思路：
直接利用行为级描述来生成。

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二、verilog源码

module top_module( 
    input [99:0] a, b,
    input cin,